Устройство для треугольного разложения матриц

СОЮЗ СОВЕТСКИХСОЦИАЛИСТИЧЕСКИХРЕСПУБЛИК 00463 А 151)5 6 06 Р 15/347 ОПИСАНИЕ ИЗОбРЕТЕ МУ СВИДЕТЕЛЬСТВУ ТО ГОСУДАРСТВЕННОЕ ПАТЕНТНОВЕДОМСТВО СССР(71) Киевский политехнический институт им,50-летия Великой Октябрьской социалистической революции(56) Авторское свидетельство СССРК. 1587540, кл. 0 06 Е 15/347, 1989,Н. Вагаса А, Е 1-А-главу зузто 1 сагсЬ 1 тестцге аког гпасг 1 х тг 1 епццаг 1 табоп вцикрагт 1 а 1 р 11 отп 9 11 1 ЕЕЕ Ргос. В/о. 135 Рс.Ей, 1 у 1 у 1988, рр, 209,(54) УСТРОЙСТВО ДЛЯ ТРЕУГОЛЬНОГОРАЗЛОЖЕНИЯ МАТРИЦ(57) Изобретение относится к автоматике ивычислительной технике и может быть использовано при построении специализированных, в том числе и систолическихустройств, предназначенных для решениясистем линейных алгебраических уравнений. Целью изобретения является снижениеаппаратурных затрат. Устройство для треугольного разложения матриц содержит вычислительные блоки 1.1-1.(п) и блоки2.1-2,(п) управления. Причем информационные выходы с первого по четвертый вычислительного блока 1.(1=1, и)подключены соответственно к информационным входам с первого по четвертый блока1,(+1), первый и четвертый информационные выходы вычислительного блока 1,(п) являются соответственно первым и третьим выходами устройства, третий информационный выход вычислительного блока 1,(п) является вторым выходом устройства и подключен к второму информационному входу вычислительного блока 1,1, третий и информационный вход которого связан с выходом регистра 3, вход которого является первым входом устройства, пятый информационный вход вычислительного блока 1, =1, и) является (+1)-м информационным входом устройства, вход запуска которого подключен к входу О-триггера 4, выходи блока 2,) управления с первого по, пятый подключены соответственно к входам с первого по пятый блокам 2.+1) управления Я второй и пятый выходы блока 2,(п) управления подключены соответственно к третьему и пятому входам блока 2,1 управления, первый, второй, третий и пятый выходы блока 2, управления подключены соответственно к первому, второму, третьему и пятому управляющим входам вычислительного блока 1.), четвертый выход блока 2.) управления подключен к четвертому управляющему входу блока 2.+1) управления.четвертый управляющий вход блока 2.1 управления подключен к четвертому управля- ФЬь1 ющему входу вычислительного блока 1.1 и к (,Ь выходу триггера 4, При этом и означает раз- (,Д мерность обрабатываемой матрицы. 4 ил:Изобретение относится к автоматике и вычислительной технике и может быть использовано при построении специализированных, в том числе и систолических устройств, предназначенных для решения систем линейных алгебраических уравнений,Целью изобретения является снижение аппаратурных затрат,На фиг. 1 представлена структурная схема устройства для треугольного разложения матриц; нэ фиг, 2 - структурная схема -го вычислительного модуля (=1, и); на фиг. 3 - структурная схема возможного варианта реализации первого блока управления; на фиг. 4 - структурная схема возможного варианта реализации К-го (1=2, и) блока управления.Устройство для треугольного разложения матриц содержит вычислительные модули 1.1-1.(п) и блоки 2.1-2.(п) управления. Причем информационные выходы с первого по четвертый модуля 1, (=1, и-Я) подключены соответственно к информационным входам с первого по четвертый, модуля 1.(+1), первый и четвертый информационные выходы вычислительного модуля 1.(п) являются соответственно первым и третьим выходами устройства, третий информационный выход модуля 1,(п) я вляется вторым выходом устройства и подключены к второму информационному входу вычислительного модуля 1.1, четвертый информационный вход которого связан с выходом регистра 3, вход которого является первым входом устройства, пятый информационный вход модуля 1 л (1=1, и) является (1+1)-м входом устройства, вход запуска которого подключен к входу О-триггера 4. Выходы блока 2, управления с первого по пятый (=1, и) подключены соответственно к входам с первого по пятый блока 2, (+1), второй и пятый выходы блока 2. (п) подключены соответственно к третьему и пятому входам блока 2.1, первый, третий и пятый выходы блока 2, (=1, п) управления подключены соответственно к первому, второму, третьему и пятомууправляющим входам вычислительного модуля 1 л, четвертый выход блока 2 л (1=1, и) подключен к четвертому управляющему входу блока 2,(+1), четвертый управляющий входблока 2.1 подключен к четвертому управляющему входу модуля 1,1 и к выходу О-триггера 4.Вычислительный модуль 1, (=.1, и) содержит блок 5 умножения-деления, выход которого связан с входом первого регистра 6 и с первым входом сумматора 7, Выход сумматора 7 подключен к входу второго регистра 8, выход которого связан с входом 10 15 20 25 30 35 40 / 45 50 55 третьего регистра 9 и с первым входом первого коммутатора 10, выход которого связан с первыми входами второго 11 и третьего 12 коммутаторов и схемы 13 сравнения, Вторые входы коммутаторов 11, 12 и схемы сравнения 13 объединены и подключены к выходу четвертого коммутатора 14, первый и второй входы которого являются соответственно третьим и четвертым информационными входами вычислительного модуля. Второй информационный вход последнего связан с входом четвертого регистра 15, выход которого подключен к первому входу блока 5 и является вторым информационным выходом модуля. Четвертый, третий и первый информационные выходы модуля подключены к выходам соответственно регистра 9, пятого 16 и шестого 17 регистров, пятый информационный вход вычислительного модуля подключен к второму входу коммутатора 10, управляющий вход которого является пятым управляющим входом модуля, Четвертый и первый управляющие входы модуля подключены соответственно к управляющим входам коммутаторов 14 и 18, выход которого подключен к входу седьмого регистра 19, выход которого подключен к входу регистра 17. Выход схемы 13 сравнения связан с входом О-триггера 20, выход которого подключен к управляющим входам коммутаторов 11 и 12 и к первому входу коммутатора 18, Второй вход коммутатора 18 связан с выходом регистра 6 и с первым входом шестого коммутатора 21, второй вход которого подключен к второму входу сумматора 7 и к выходу блока 22 эле-ментов задержки, вход которого является выходом коммутатора 11, Выход коммутатора 21 подключен к второму входу блока 5, вход выбора режима которого (умножение или деление с обратным знаком) подключен к входу разрешения приема информациирегистра 6, к управляющему входу коммутатора 21 и является третьим управляющим входом вычислительного модуля, второй управляющий вход которого подключен к синхровходу О-триггера 20, Выход коммутатора 12 подключен к входу регистра 16, первый информационный вход вычислительного модуля подключен к третьему входу коммутатора 18, на управляющий вход блока элементов задержки постоянно подается значение и в двоиЧном коде,Блок 2 л (=2, п) управления может содержать три последовательно включенных О-триггера 23-25, счетчик 26, синхронный РЯ-триггер 27, О-триггеры 28, 29 и 30, Причем входы О-триггеров 23, 28, 30 и 29 являются соответственно первым, вторым, пятым и третьим входами блока 2 выходыО-триггеров 25, 28,30 и 29 являются соответственно первым, вторым, пятым и третьим выходами блока 2 л. При этом четвертый вход блока 2 л подключен к Я-входу ВЯ-триггера 27 и к входу выбора режима(параллель ное занесение (и+2) или счет в режиме вычитания) счетчика 26, выход отрицательного переноса которого подключен к й-входу триггера 27, выход которого является четвертым выходом блока 2 л. Блок 2.1 мо жет содержать О-триггеры 31-35, счетчик 36, синхронные РЯ-триггеры 37, 38, счетчики 39, 40, элементы ИЛИ 41, 42 и О-триггер 43. Причем выходы блока 2.1 с первого по пятый являются выходами соответственно 15 элементов ИЛИ 42, 41, О-триггера 35 и ЯЯ- триггеров 38 и 37. При этом выходы элементов ИЛИ 42 и 41 подключены соответственно к входам выбора режима счетчиков 39 и 36, Я-входтриггера 38 связан 20 с входом О-триггера 31 и с выходом О-триггера 32, вход которого является четвертым входом блока 2,1 и подключен к входу выбора режима счетчика 40, к Я-входу триггера 37 и к входу О-триггера 34, Выходы отрица тельного переноса счетчиков 36, 39 и 40 подключены соответственно к входам элементов ИЛИ 41, 42 и к й-входу триггера 39, Третий и пятый входы блока 2,1 связаны соответственно с входами О-триггеров 33 и 30 43, а выход О-триггера 43 подключен к йвходу триггера 37.Все узлы и элементы устройства (кроме триггеров) имеют разрядность, равную разрядности входных данных и результатов, 35 однако регистры 17, 19 и коммутатор 18 - (в+1)-разрядные, Это вызвано тем, что через коммутатор 18 проходит и в регистры 17, 19 записывается кроме щ-разрядного результата еще и одноразрядный признак 40 перестановки строк (более подробно см.описание работы устройства), Таким образом, в зависимости от значения сигнала на своем управляющем входе коммутатор 18 передает на выход либо (а+1) разряд с 45 третьего своего входа, либо гп разрядов с второго входа и один разряд с первого входа, Блоки 22 элементов задержки представляют собой цепочку из и последовательно соединенных регистров. 50Устройство для треугольного разложения матриц предназначено для выполнения первой фазы решения системы линейных алгебраических уравнений Ах=Ь (х и Ь-и- мерные векторы столбцы, А - матрица коэф фициентов) методом исключения Гаусса - прямого исключения, которое состоит в нахождении такой нижней треугольной матрицы= Ц которая преобразует матрицу А в верхнюю треугольную матрицу 0 = Щ, т.е,О =А. При этом преобразование матрицы А выполняется по алгоритму исключения Гаусса с частичным выбором ведущего элемента по столбцу, который предполагает, что исключению элемента а на 1-м шаге алгоритма Гаусса (=1, п, )=1+1,п) предшествует его сравнение с элементом ан, причем если 1 а 1а 111, то осуществляется перестановка)-й и -й строк, После проведения операций сравнения (и перестановок) ай со всеми элементами а 1 ь ад становится максимальным по модулю среди остальных а/1. Затем производится преобразование)-й )=+1,п) строки путем поэлементного суммирования с ней 1-й строки, умноженной на коэффициент р = -ар/а",. При этом все происходящие перестановки строк запоминаются и выдаются (в качестве элементов нижней треугольной матрицы перестановок Ч = Ор) для дальнейшего использования.Рассмотрим работу устройства. Для простоты описания и без потери общности положим п=З, Условимся, что прием информации во все регистры всех вычислительных модулей осуществляется по заднему фронту синхроимпульса, т,е, в конце такта, а во все триггеры и счетчики всех блоков уйравления и вычислительных модулей - по переднему фронту синхроимпульса, т,е, в начале такта. Поступление исходных данных организовано следующим образом, На -й вход устройства (=1,п) в каждый такт поступает элемент -й строки матрицы А, начиная с элемента а,1 и заканчивая аь. В свою очередь, элементы каждой строки матрицы поступают на соответствующие входы устройства со сдвигом на один такт, т,е. элемент аи (1=1,п) поступает на -й вход устройства в 1-м такте работы устройства,Считаем, что перед началом вычислений все триггеры всех блоков управления установлены в нулевое состояние,В первом такте на вход запуска устройства поступает единичный импульс, который устанавливает в единицу О-триггер 4. Эта единица поступает на Я-вход триггера 37, на входы О-триггеров 32 и 34, и на вход выбора режима счетчика 40 (параллельное занесение информации или счет в режиме вычитания), Кроме того, элемент а 1 матрицы А поступает на первый вход устройства и записывается в конце такте в регистр 3.На втором такте О-триггер 4 устанавливается в нуль, а О-триггеры 32, 34 и РЯ-триггер 37 - в единицу, в счетчик 40 заносится значение(п+2)=5, а 21 с второго входа устройства через коммутатор 10.1 поступает на первые входы коммутаторов 11,1, 12.1 и схемы 13.1 сравнения, на вторые входы которых поступает а 11 с выхода коммутатора14,1, и еслиа 11а 21 , на выходе схемы 13.1 сравнения появляется единица, которая записывается в О-триггер 20.1 (признак перестановки строк Ч 21). В противном случае на выходе схемы 13.1 сравнения остается ноль. Пусть в нашем случае а 21а 11, Тогда ноль с выхода схемы 13,1 (Ч 21 = О) записывается в О-триггер 20,1 и поступает на управляющие входы коммутаторов 11.1 и 12,1, и они пропускают на свои выходы соответственно а 21 и а 11, после чего а 21 записывается в первый регистр блока 22,1 элементов задержки, а а 11 в регистр 16.1, и появляется на третьем информационном выходе модуля 1.1. Кроме того, в регистр 3 записывается а 12.В третьем такте триггеры 31, 28, 30 и 38 устанавливаются в единицу, а 32 и 34 - в ноль, в счетчик 36 записывается значение (и+1)=4, аз 1 с третьего входа устройства через коммутатор 10.2 поступает на входы коммутаторов 11,2, 12,2 и схемы 13.2 сравнения, на вторые входы которых поступает а 11 из регистра 16.1 (через коммутатор 14,2), и пРоисхоДит сРавнение элементов а.н и аз 1 аналогично второму такту. Пустьа 11аз 1. Тогда единица с выхода схемы 13.2 сравнения (Чз 1 = 1) записывается в О-триггер 20.2 и поступает на управляющие входы коммутаторов 11,2 и 12.2, в результате чего а 11 записывается в первый регистр блока 22.2, а аз 1 - в регистр 16.2, и появляется на втором выходе устройствапричем аз 1= 011, В этом же такте Ч 21 из О-триггера 20.1 проходит через первый вход коммутатора 18,1 на его выход и записывается в регистр 19,1, а 22 с второго входа устройства проходит через коммутаторы 10.1 и 11.1 и записывается в первый регистр блока 22,1, а 21 из первого регистра блока 22.1 переписывается в его второй регистр. Кроме того, а 12 из третьего регистра проходит через коммутаторы 14.1 и 12.1 и записывается в регистр 16.1, в третий регистр записывается а 1 з, счетчик 40 уменьшает свое значение на единицу.В четвертом такте триггеры 23, 27, 43 и 33 устанавливаются в единицу, а триггеры 31 и 28 - в ноль, в счетчики 39 и 26 записываются соответственно значения (и)=2 и (и+2)=5, счетчики 40 и 36 уменьшает свое состояние на единицу, аз 2 поступает с третьего входа устройства, записывается в регистр 16.2 и появляется на втором выходе устройства, причем аз 2 = 012, а 11 из первого регистра блока 22,2 переписывается во второй регистр блока 22,2, а в первый регистр блока 22.2 записывается а 12 из регистра 16,1, а 21 и а 22 из второго и первого регистров блока 22.1 переписываются соответственно в третий и второй регистры блока 22,1, а в его первый регистр записывается а 2 з, поступающее с второго входа устройства, Ч 21 из регистра 19.1 переписывается в регистр 17.1, аз 1 из регистра 16,2 переписывается в 5 регистр 15.1, а в регистр 16.1 записываетсяа 1 з.В пятом такте триггеры 24 и 35 устанавливаются в единицу, а триггеры 37, 33, 23 - в ноль, счетчики 40, 39 и 36 уменьшают свои 10 значения на единицу, а счетчик 26 не меняетсвоего состояния (на его управляющем входе остается единица), аз 1 из регистра 15.1 поступает на первый вход блока 5.1, на второй вход которого поступает а 21 (с выхода 15 блока 22,1 через коммутатор 21.1), и результат деления (-а 21/аз 1) = 21 принимается в регистр 6,1. В этом же такте аз 1 переписывается в регистр 15.2, в регистр 15.1 записывается аз 2, а в регистр 16.2 - азз, причем азз = 01 з, Кроме того, в третий и второй регистры блока 22.1 записываются соответственно а 22 и а 2 з, Ч 21 из регистра 17.1 переписывается в регистр 19.2, в регистры 3, 2 и первый блок 22,2 записываются соот ветствен но а 11, а 12 и а 13.В шестом такте триггеры 29 и 25 устанавливаются в единицу, а триггеры 35, 30 и 24 - в ноль, счетчики 36, 40 и 39 вновь уменьшают свои значения на единицу, и их 30 содержимое становится равным соответственно 1,1 и О, на выходе отрицательного переноса счетчика 39 появляется единица, аз 1 из регистра 15,2 поступает на первый вход блока 5.1, на второй вход которого по ступает а 11(с выхода блока 22.2), и результатделения (-а 11/аз 1) = з 1 принимается в регистр 6,2. В этом же такте аз 2 из регистра 15,1 поступает на первый вход блока 5.1, на второй вход которого поступает (-а 21/аз 1) из 40 регистра 6.1, результат умножения поступает на первый вход сумматора 7,1, на второй вход которого поступает а 22 (с выхода блока 22.1), и окончательный результат а 22 - аз 2 х ха 21/аз 1= а 22 принимается в регистр 8.1, 21145 из регистра 6,1 переписывается в регистр19.1, аз 2 переписывается в регистр 15.2, а азз - в регистр 15.1, Кроме того, третий и второй регистры блока 22,2 записываются соответственно а 12 и а 1 з, а в третий регистр 50 блока 22,1 - а 2 з, Ч 21 переписывается из регистра 19,2 в регистр 17,2 и появляется на первом выходе устройства, Чз 1 переписывается из триггера 20.2 в регистр 19.2,В седьмом такте триггер 23 устанавли вается в единицу, а триггеры 42, 25 и 36 - вноль, в счетчик 39 записывается значение (и)=2 в двоичном коде, счетчики40 и 36 уменьшают свои значения на единицу, и на их выходах отрицательного переноса появляется единица, аз 2 из регистра 15.2 поступает на блок 5.2, туда же поступает (-а 11/аз 1) из регистра 6.2, результат умножения поступает на сумматор 7.2 и с его выхода значение а 12 - аз 2 а 11/аз 1 = =а 12 принимается в регистр 8.2. В этом же такте азз из регистра 15,1 переписывается в регистр 15.2, а также поступает на блок 5,1, туда же подается содержимое регистра 6,1, а на сумматор 7.1 - значение а 2 з из третьего регистра блока 22,1, и с выхода сумматора 7.1 значение а 2 з - азз а 21/аз 1= а 2 з принима 1ется в регистр 8,1, а а 22 переписывается в1регистр 9.1. Кроме того, в третий регистр блока 22.2 записывается а 1 з, Чз 1 переписывается из регистра 19.2 в регистр 17,2 и появляется на первом выходе устройства, 121 из регистра 19,1 переписывается в регистр 17,1.В восьмом такте триггеры 24 и 28 устанавливаются в единицу, а триггеры 23, 38, 24 - в ноль, счетчики 39 и 40 уменьшают свои значения на единицу, в счетчик 36 записывается значение (и+1)=4, азз из регистра 15.2 поступает на блок 5.2, туда же подается (-а 11/аз 1), результат умножения поступает на сумматор 7.2 с выхода которого значение а 1 з - азз а 11/аз 1 = а 1 з и ринимается в регистр 8.2, а а 12 переписывается в1регистр 9.2, а также поступает на первый вход коммутатора 10,2, с его выхода - на первые входы коммутаторов 11.2, 12.2 и схемы 13.2 сравнения, на вторые входы которых поступает а 22 из регистра 9.1 (через1коммутатор 14.2) и происходит их сравнение, Пустьа 22 1 1 а 12 1. Тогда единица с1 1выхода схемы 13,2 сравнения Ч 2 з = 1) записывается в О-триггер 20.2, а 22 записывается в первый регистр блока 22.2, а а 12 - в регистр 16,2 и появляется на втором выходе устройства, причем а 12 = 022, В этом же такте 121 переписывается из регистра 17.1 в регистр 19.2, а а 2 з - регистра 8,1 в регистр19.1. В этом же такте возможно начало обработки следующей входной матрицы. Для этого на вход запуска устройства необходимо вновь подать единичный импульс, который устанавливает в единицу О-триггер 4, Кроме того, элемент а 11 следующей матрицы необходимо подать на первый вход устройства, и тогда он запишется в регистр 3 (в этом же такте).В девятом такте триггеры 25, 32, 37, 34 и 33 устанавливаются в единицу, а триггеры 28, 24 и 4 - в ноль, счетчики 39, 26, 36 уменьшают свои значения на единицу, причем на выходе отрицательного переноса счетчика 39 появляется единица, в счетчик 40 записывается значение (и+2)=5,з 1 из регистра 6.2 переписывается в регистр 19,2, Ч 2 з из О-триггера 20.2 переписывается в27, 29, 43, 33 устанавливаются в единицу, триггеры 35, 28 и 31 - в ноль, счетчики 40, 36 уменьшают свои значения на единицу, в счетчики 39 и 26 записываются соответст венно значения 2 и 5, 022 из регистра 15,2поступает на блок 5.2, туда же выдается а 221 из третьего регистра блока 22,2, и результат деления 1 з 2 = (-а 22 /022) записывается в регистр 6,2, а 2 з переписывается в третий ре 150 гистр блока 22.2, 02 з переписывается врегистр 15.1. Действия над элементами очередной матрицы производятся аналогично четвертому такту.В двенадцатом такте триггеры 24, 25, 35 55 устанавливаются в единицу, триггеры 23,29, 43, 37, 33 - в ноль, счетчики 40, 36 и.39 уменьшают свои значения на единицу, 02 з из регистра 15.2 поступает на блок 5,2, тудаже выдается 1 з 2 из регистра 6.2, а 2 з из третьего регистра блока 22.2 поступает на 5 10152025303540 регистр 19,2. В этом же такте а 1 з из регист 1ра 8.2, пройдя через коммутаторы 10.2 и 12.2, переписывается в регистр 16.2 и появляется на выходе устройства, причем а 1 з" =1=02 з, а 2 з из регистра 9.1 переписывается в первый регистр блока 22.2 (пройдя через коммутаторы 14.2 и 11.2), а а 22 переписыва 1ется во второй регистр этого блока, 022 из регистра 16,2 переписывается в регистр 15.1, Ь появляется на выходе устройства,Кроме того, в этом такте продолжается обработка следующей входной матрицы аналогично второму такту, т,е, элемент следующей матрицы а 21 с второго входа устройства поступает на первые входы коммутаторов 11.1, 12.1 и схемы 13,1 сравнения, на вторые входы которых поступает из регистра 3, и происходит их сравнение, в результате которого один из элементов записывается в регистр 16.1, а другой. - впервый регистр блока 22,1. Кроме того, в регистр 3 записывается а 12, а в О-триггер 20,1 - признак Ч 21.В десятом такте триггеры 23, 38, 35, 30, 28 и 31 устанавливаются в единицу, триггеры 32, 34, 33, 25 - в ноль, счетчики 40 и 26 уменьшают свои значения на единицу, и их содержимое становится равным соответственно 4 и 4, в счетчики 39 и 36 записываются соответственно значения 2 и 4, Ч 2 з и з 1 изрегистра 19,2 переписываются в регистр17.2 и появляются на выходе устройства,а 12 =022 и а 1 З = 02 ззаписываются соответ 1ственно в регистры 15.2 и 15.1, а 22 и а 2 ззаписываются соответственно в третий ивторой регистры блока 22.2.Действия над элементами следующейвходной матрицы производятся аналогичнотретьему такту.В одиннадцатом такте триггеры 23, 24, 1800463 125 10 15 20 25 30 35 40 45 50 55 сумматор 7.2, с выхода которого результат а 2 з - О 2 з а 22/О 22 = Озз принимается в регистр 8.2, з 2 из регистра 6,2 переписывается в регистр 19.2. Действия над элементами очередной матрицы производятся аналогично пятому такту,В тринадцатом такте з 2 переписывается в регистр 17.2 и появляется на первом выходе устройства, а Озз переписывается в регистр 9,2 и появляется на третьем выходе устройства. Действия над элементами очередной матрицы производятся аналогично шестому такту,На этом разложение матрицы А заканчивается. Далее работа устройств продолжается аналогично с периодом (и) такта, т.е. каждую следующую матрицу (вместе с импульсом запуска) можно начинать подавать с (п-Д)-го такта после начала подачи предыдущей матрицы,Формула изобретения Устройство для треугольного разложения матриц, содержащее пвычислительных модулей (и - размерность входной матрицы), о т л и ч а ю щ е е с я тем, что, с целью снижения ап паратурн ых затрат, устройство содержит (и)-й блок управления, регистр и О-триггер, причем каждый вычислительный модуль содержит блок умножения-деления, сумматор, семь регистров, шесть коммутаторов, схему сравнения, О- триггер и блок элементов задержки, причем первый, второй, третий и четвертый выходы -го вычислительного модуля соединены соответственно с первым, вторым, третьим и четвертым информационными входами (+1)-го вычислительного модуля ( = 1, п), первый, третий и четвертый выходы (и)-го вычислительного модуля являются соответственно первым, вторым и третьим выходами устройства, второй выход которого соединен с вторым информационным входом первого вычислительного модуля, четвертый информационный вход которого соединен с выходом регистра, вход которого является первым информационным входом устройства, входом запуска которого является вход 0-триге а, пятый информационный вход)-го Ц:1, и) вычислительного модуля является Ц+1)-м информационным входом устройства, с первого, второй, третий, четвертый и пятый выходы -го блока управления соединены соответственно с первым, вторым, третьим, четвертым и пятым входами (+1)-го блока управления, второй и пятый выходы (п)-го блока управления соединены соответственно с третьим и пятым входами первого блока управления, первый, второй и третий выходы )-го блока управления соединены соответственно с первым, вторым и третьим управляющими входами)-го вычислительного модуля, четвертый вход и пятый выход/-го блока управления соединены соответственно с четвертым и пятым управляющими входами )-го вычислительного модуля, выход О-триггера соединен с четвертым управляющим входом первого вычислительного модуля, причем в каждом вычислительном модуле выход блока умножения-деления соединен с информационным входом первого регистра и первым входом сумматора, выход которого соединен с информационным входом второго регистра, выход которого соединен с информационным входом третьего регистра и первым информационным входом первого коммутатора, выход которого соединен с первыми информационными входами второго и третьего коммутаторов и первым входом схемы сравнения, второй вход которой объединен с вторыми информационными входами второго и третьего коммутаторов и соединены с выходом четвертого коммутатора, первый и второй информационные входы которого являются соответственно третьим. и четвертым информационными входами вычислительного модуля, второй информационный вход которого соединен с информационным входом четвертого регистра, выход которого соединен с первым входом блока умножения-деления и вторым выходом вычислительного модуля, четвертый, третий и первый выходы которого соединены соответственно с выходами третьего, пятого и шестого регистров, пятый информационный вход вычислительногомодуля соединен с вторым информационным входом первого коммутатора, управляющий вход которого является пятым управляющим входом вычислительного модуля, четвертый и первый управляющие входы которого соединены соответственно с управляющими входами четвертого и пятого коммутаторов, выход пятого коммутатора соединен с информационным входом седьмого регистра, выход которого соединен с информационным входом шестого регистра, выход схемы сравнения соединен с входом О-триггера, выход которого соединен с управляющими входами второго и третьего коммутаторов и с первым информационным входом пятого коммутатора, второй информационный вход кЬторого соединен с выходом первого регистра и первым информационным входом шестого коммутатора, второй информационный вход которосо соединен с вторым входом сумматора и выходом блока элементов задержки, вход которого соединен с выходом второго коммутатора, выход шестого коммутатора соединен с вторым информационным входом блока умножения-деления, вход выбора режима которого соединен с тактовым входом первого регистра, управляющим входом шестого коммутатора и является третьим управляющим входом вычислительного модуля, второй управляющий вход которого соединен с синхровходом О-триггера, выход третьего коммутатора соединен с информационным входом пятого регистра, первый информационный вход вычислительного модулясоединен с 5 третьим информационным входом пятогокоммутатора, управляющий вход блока элементов задержки подключен к входу кода.1800463 Г1 4 Составитель О.МасленниковТехред М.Моргентал Корректор С.Шекмар Редактор С,К ко льский комбинат "Патент", г. Ужгород, ул.Гагарина роизводственно аказ 1166 Тираж Подписное ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ ССС 113035, Москва, Ж, Рэушская наб 4/5