Устройство цифровой передачи и приема телевизионного сигнала

(19) (И) 1 4 Ы 7 ИЗОБРЕТЕ СА чМ ЕПЬСТ ВТОРСКОМ устр-ва, анеравномеррового компного в 1-мпередан всор работавой табл. Длти кодов слогична, н вление винверсиироной зкс ет вии с 1-й,табл рабо табл ййй ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССРПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ(56) Авторское свидетельство СССРВ 1001501, кл. Н 04 Х 7/13, 1983.(54) УСТРОЙСТВО ЦИФРОВОЙ ПЕРЕДАЧИ ИПРИЕМА ТЕЛЕВИЗИОННОГО СИГНАЛА(5) Изобретение м.б. использовано всистемах передачи телевизионного сигнала методом импульсно-кодовой модуляции, Цель изобретения - повышениеточности передачи телевизионного сигнала. На ил. приведены структурныесхемы передающей и приемной сторон также пример формирования ной шкалы квантования цифрессора для кода, записан- регистре. Этот код будет ежиме Н. Цифровой компрест в соответствии с кодоя отрицат. знака разносарших разрядов табл. анапредполагается осущестмпрессоре предварительной да младших разрядов. Цифдер может работать в соотдр, приведенной кодовой 2-й, З-й, 4-й дешифраторы соответствии с приведенной яний, 6 табл, 3 ил.Выход Входы Восстановленный код Код не-. равномерной шкалы Код Знаковый старших разряд разрядов 001 010 011 100 101 10000001 110 10000101 10000101 Входы Выходы Вход.Прои твенно Юг ю ю Тираж Государств елам изобр а, Ж, Р Подписноитета СССРткрытийб., д. 4/51 130932Изобретение относится к техникетелевидения и может быть использовано в системах передачи сигналов монохромного или цветного телевизионногосигнала методом импульсно-кодовой модуляцииЦель изобретения - повышение точности передачи телевизионного сигнала.На фиг,; 1 представлена электрическая структурная схема передающей стороны устройства цифровой передачи иприема телевизионного сигнала; нафиг. 2 - приемной стороны устройствацифровой передачи и приема телевизионного сигнала; на фиг, 3 - примерформирования неравномерной шкалыквантования,Устройство цифровой передачи иприема телевизионного сигнала (фиг.1 2 Ои 2) содержит шину 1 входного сигнала, аналого-цифровой преобразователь(АЦП) 2, первый регистр 3, первыйкоммутатор 4, анализатор 5 кода, второй регистр 6, цифровой компрессор257, первый дешифратор 8, третий дешифратор 9, пятый регистр 10, шестой регистр 11, элемент ИЛИ 12, регистр 13сдвига, элемент И 14, третий коммутатор 15, сумматор 16 по модулю два, 30седьмой регистр 17, преобразователь18 параллельного кода в последовательный, входную шину 19 линии связи, выходную шину 20 линии связи,преобразователь 21 последовательного 35кода в параллельный, третий регистр22, четвертый регистр 23, блок 24 установки кода, цифроаналоговый преобразователь (ЦАП) 25, цифровой экспандер 26, второй коммутатор 27, второй 40дешифратор 28, первый блок 29 задержки, четвертый дешифратор 30, триггер31, третий блок 32 задержки, шины 33выходного сигнала, первый синхрогенератор 34, второй синхрогенератор 35. 45Устройство цифровой передачи иприема телевизионного сигнала работает следующим образом. разряда; на четвертом выходе - логическую "1", если значение кода в регистре 3 меньше значения кода в регистре 6, а логический "0", если значение кода в регистре 3 больше или равно значению кода в регистре 6.Сигналы с второго, третьего ичетвертого выходов анализатора 5 кода иимладшие в , - разрядов с второго выхо 2да первого регистра 3 поступают в цифровой компрессор 7, где они преобразуются в код неравномерной шкалы. Динамический диапазон цифрового компрессора может быть равен, например,ичетырем квантам -- -го разряда и2 размещается симметрично тому квантуп-го разряда где расположен пре 2Фдыдущий,из двух сравниваемых цифроТелевизионный сигнал по шине 1входного сигнала поступает на входАЦП 2, с выхода которого снимаетсяцифровой эквивалент телевизионногосигнала .в виде последовательности иразрядных двоичных кодовых групп впростом двоичном коде. И-разрядныйцифровой сигнал поступает на входпервого регистра 3, где запоминаетсяна один тактовый интервал. Необхо 7 2цимость первого регистра 3 обусловлена возможностью неодновременного (на интервале периода частоты дискретизации телевизионного сигнала в АЦП 2) формирования сигналов различных разрядов на выходе АЦП 2,иСтаршие -- разрядов с первого вы 2хода первого регистра 3 поступают затем на входы второго регистра 6, где они снова запоминаются на один тактоивый интервал. Старшиеразрядов2 подаются с первых выходов первого ивторого регистров 3 и 6 на входы анализатора 5 кода,Анализатор 5 кода сравнивает старишие -- (например 4) разрядов двух2Ркодовых групп, соответствующих соседним во времени отсчетам ТВ-сигнала, и формирует на первоМ выходе логическую "1" при несовпадении, а логический "0" - при совпадении сравниваемых кодов; на втором выходелогическую "1", если модуль разностиикодов равен кванту -- -го (напри 2мер, 4-го) разряда, а логический "0",если модуль разности не равен квантуи-- -го разряда на третьем выходе2логическую 1, если модуль разностипкодов равен двум квантам -го разряда, а логический 0", если модульиразности не равен двум квантам - -го2, регистре 11. 3 1309. вых кодов, т.е. код, содержащийся во втором регистре 6. Цифровой компрессор 7 может работать, например, в соответствии с кодовой табл, 1. Для отрицательного знака разности кодов старших разрядов таблицы аналогична, но предполагается осуществление в цифровом компрессоре предварительной инверсии кода младших разрядов.На фиг. 3 представлен пример рас положения неравномерной шкалы квантования цифрового компрессора для кода, записанного в регистре 3. Этот код передается в режиме Н, поскольку при переходе от кода в регистре 6 15 (предыдущий такт) к коду в регистре 3 (данный такт) пересекается граница 4-го разряда (если бы изменение кодов было в пределах кванта 4-го разряда, код в регистре 3 был бы передан в 20 режиме М). Неравномерная шкала для кода в регистре 3 располагается симиметрично тому кванту -- -го разря 2да, где расположен код в регистре 6, Если код в регистре 3 попал в верхнюю половину (для нарастающего сигнала) кванта 4-го разряда, он будет восстановлен на приемной стороне с 6-разрядной точностью. Если он попал 30 в нижнюю половину - с 7-разрядной точностью. При попадании этого кода в зону перегрузки в канал связи передается код ограничения 11101 или 11111 (режим НП), где первые три по зиции - код перегрузки неравномерной шкалы, 4-я позиция - знак изменения сигнала (отрицательный - "1", положительный или знак равенства - О), 5-я позиция - служебная посылка, и в 40 последующем такте передается код старших 4-х разрядов также со служебной посылкой "1". 4пстаршие 2 разрядов, либо младшие разрядов, либо код неравномерной шкалы со знаковым разрядом.На второй вход первого дешифратора 8 подаются сигнал несовпадения кодов старших разрядов с первого выхода анализатора 5 кода и сигнал перегрузки компрессора с второго выхода цифрового компрессора 7.Последний сигнал характеризует выход величины разности кодов, записанных в первом и втором регистрах Д и 6, за пределы динамического диапазона цифрового компрессора.Первый дешифратор 8 работает в соответствии с табл. 2 состояний. С выходаипервого коммутатора 4 -- разрядов2 подаются на входы седьмого регистраи17. Сюда же подается ( +1)-й раз 2ряд (служебная посылка) с четвертого выхода первого дешифратора 8, который принимает значение "1" при передаче старших разрядов и кода неравномерной шкалы и "0" при передаче младших разрядов.В седьмом регистре 17 осуществляется запоминание этих сигналов на один тактовый интервал. Логическая "1" на первом выходе дешифратора 8 соответствует режиму передачи пмладших разрядов кода (М) на2Фвтором выходе - кода неравномернойишкалы (Н), на третьем выходе старших разрядов кода (С) . Эти сигналы, а также сигнал перегрузки свторого выхода цифрового компрессора7 задерживаются на один тактовыйинтервал в пятом регистре 10 и ещена один тактовый интервал в шестом( -- -1)-разрядный код неравно 2мерной шкалы с выхода цифрового компрессора 7 вместе со знаковым разрядом с четвертого выхода анализатора 5 кода подается в первый коммутатор .50и4, В него подаются старшие 2 разирядов и младшие -- разрядов с выхо 2да первого регистра 3. Работой первого коммутатора 4 управляет первый дешифратор 8, который разрешает первому коммутатору 4 в определенные моментывремени пропускать на свой выход либо На входы третьего дешифратора 9 подаются указанные четыре сигнала, соответствующие данному такту (с выходов дешифратора 8 и цифрового компрессора 7) и двум предыдущим тактам("-Т"и "-2 Т" с выходов соответственно регистров 10 и 11. Третий дешифратор 9, элемент ИПИ 12,регистр 13 сдвига, элемент И 14 определяют начало и конец интервала периодического чередования режимов передачиистарших - разрядов кода (С) и ко 2да перегрузки неравномерной шкалы(НП), Участок периодического чередования режимов (НП, С, НП, С и т.д.) диагностируются при 3-кратном и более повторении пары режимов (С и НП). Дешифратор 9 работает в соответствии с табл. 3 состояний.При последовательном во времени появлении логической "1" на выходах третьего дешифратора 9 регистр 13 сдвига (регистр 13 сдвига состоит из 10 трех последовательно включенных триггерных ячеек и имеет последовательный вход и параллельный выход, т.евыход каждой ячейки подключен к входу элемента И 14) переходит в саста яние 111 и на выходе элемента И 14ттформируется логическая 1 , которая поступает на управляющий вход третьего коммутатора 15 и второй вход суми 20 матора 16. При этом старшие -- разрядов с выхода второго регистра 6,11 нсоответствующие такту -Т , через третий коммутатор 15 подаются на вход преобразователя 18 параллельного ко да в последовательный. Одновременно1 г 11 в сумматоре 16 инвертируется из 1 в "0" служебная посылка, получаемая с выхода седьмого регистра и соответствующая такту "-Т". Таким абра зом, в канал связи через преобразователь 18 поступают коды старших-- разрядов сопровождаемые служеби2Фной посылкой 0что послужит для 35 приемной части сигналом к приемупоследовательности кодов старших раэрядов При одновременном возникновении на всех трех выходах третьего дешифратора 9 логических "0" логический "0" с выхода элемента ИЛИ 12 записывается в первую ячейку регистра 13 сдвига и на выходе элемента И 14 формируется логический "О", При этом на вход преобразователя 18 параллельного кода в последовательный через третий коммутатор 15 подается код стариших2разрядов с выхода седьмого 50 регистра 17, соответствующий такту "-Т", а с выхода сумматора 16 - служебная посылка " 1", что послужит для приемной части устройства сигналом 55 окончания последовательности кодов старших разрядов.С выхода преобразователя 18 цифровой сигнал поступает на входную шину 19. 7 6С выходкой шины 20 цифровой сигнал поступа.ет на преобразователь 21 последовательного кода в параллельи ный с выходов которого -- разрядов12и подаются в третий регистр 22, а (- + +1)-й разряд (служебная посылка) на вход второго дешифратора 28, в коитарый поступают ( -- -1) разрядов с2выхода преобразователя 21. Второй дешифратор 28 работает в соответствии с табл. 4 состояний, где "1" в столбце "Вход ( -1) разрядов" означает2прием комбинации 111, логический "0" - прием любой другой комбинации, а О/1 - состояние этого входа может быть любым.иПри приеме кода младших -- раз 2рядов сигналы выходов преобразователя 21 последовательного кода в параллельный записываются в ячейкиимладших -- разрядов третьего ре 2гистра 22 (в ячейках старших разрядов сохраняется прежнее значение). В следующем такте осуществляется перезапись и-разрядного кода из третьего регистра 22 через второй коммутатор 27 в четвертый регистр 23.иПри приеме када старших в - раз 2рядов сигналы выходов преобразователя 21 записываются в ячейки старших разрядов третьего регистра 22, В этом же такте блок 24 установки кода сравнивает содержимое ячеек старших иразрядов третьего и четвертого регистров 22 и 23 и в зависимости от направления изменения цифрового сиги нала либо устанавливает младшие2разрядов третьего регистра 22 в состояние 0000 или 11 11, либо просто устанавливает их в состояние 1000 (0111). В следующем такте осуществляется перезапись и-разрядного кода из третьего регистра 22 через второй коммутатор 27 в четвертый регистр 23.При приеме кода неравномерной шкалы сигналы с первого и второго выхоидов -- разрядов преобразователя 212поступают на первый и второй входы309327 цифрового экспандера 26. На третий . вход экспандера 26 подается код старших разрядов с первого выхода третьего регистра 22. На выходе цифрового экспандера 26 восстанавливается празрядный код, который в следующем такте, т.е. после перезаписи информации из регистра 22 в регистр 23, через второй коммутатор 27 записывается в четвертый регистр 23. 10Цифровой экспандер 26 может работать в соответствии с кодовой табл.5.В экспандере 26 для отрицательного знака разности старших разрядов младшие разряды восстановленного ко да инвертируются,а старшие формируются из входного кода старших разрядов не сложением, а вычитанием из него кода 0001 или 0010.С выхода четвертого регистра 23 20 восстановленные и-разрядные двоичные кодовые группы поступают на ЦАП 25, с выхода которого аналоговый телевизиционный сигнал поступает на шину 33 выходного сигнала.сЭЧетвертый дешифратор 30, триггер 31, третий блок 32 задержки обеспечивают обнаружение и прием последовательности кодов старших разрядов. На входы четвертого дешифратора 30 пос- ЗОитупает ( -- -1) разрядов с выхода2преобразователя 21, сигнал приема кода неравномерной шкалы с выхода второго дешифратора 28 через первый 35 блок 29 задержки на тактовый интервал, служебная посылка. с третьего выхода преобразователя 21 последовательного кода в параллельный (третий вход). Четвертый дешифратор 30 рабо тает в соответствии с табл. 6 состояний. Устройство цифровой передачи иприема телевизионного сигнала, содержащее на передающей стороне преобразователь параллельного кода в последовательный,первый синхрогенератор и последовательно соединенные аналогоцифровой преобразователь, вход кото-.рого объединен с входом первого синхрогенератора,первый регистр, второй регистр, анализатор кода, цифровой компрессор, первый дешифратор и первый коммутатор, второй, третий, четвертый, пятый, шестой и седьмой входы которого. соединены соответственно с первым выходом первого регистра, соединенного с вторым входом анализатора кода, с вторым выходом первого регистра, соединенного с вторым входом цифрового компрессора, с вторым выходом анализатора кода, соединенного с третьим входом цифрового компрессора, с вторым выходом цифровогокомпрессора, с вторым выходом первого дешифратора и с третьим выходом первого дешифратора, второй вход которого соединен с третьим выходом анализатора кода, четвертый выход которого соединен с четвертым входом цифрового компрессора, а на приемкой- стороне второй синхрогенератор и последовательно соединенные .преобразователь последовательного кода в параллельный, третий регистр, второй коммутатор, четвертый регистр и цифроаналоговый преобразователь, последовательно соединенные второй дешифратор,первый и второй входы которого соединены соответственно с первым и- вторым выходами преобразователя последовательного кода в параллельный, и первый блок задержки, выход которого соединен с вторым входом второго коммутатора, цифрового экспандера,первый, второй и третий входы которого соединены соответственно При обнаружении начала последовательности кодов старших разрядов триггер 31 переводится в единичное состояние. Сигнал управления с выхода триггера 31 поступает на вход второго дешифратора 28, обеспечивая появление на его выходе сигнала приема 50 кода старших разрядов (С)Прием последовательности кодов старших разрядов прекращается. После возвращения триггера 31 в нулевое положение по сигналу, поступающему с выхода четвертого дешифраора 30 на его вход через третий блок 32 задержки на тактовый интервал.В этом такте второй дешифратор 28 готов обеспечить. прием кода младших разрядов или неравномерной шкалы.Появление логической "1" на выходе четвертого дешифратора 30 возможно только при начале последовательрости кодов старших разрядов. Эта логическая "1" появляется при обнаружении нулевой посылки после приема кода неравномерной шкалы с перегрузкой, сопровождаемого единичной служебной посылкой. Формула изобретения9 13093 с первым выходом третьего регистра, с первым и третьим выходами преобразователя последовательного кода в параллельный, и блок установки кода, первый, второй и третий входы которого соединены соответственно с первым выходом четвертого регистра и с вторым выходом второго дешифратора,соединенного с вторым входом третьего регистра, третий, четвертый и пятый Ю входы которого соединены соответственно с третьим выходом второго дешифратора,с выходом блока установки кода и с третьим выходом преобразователя последовательного кода в парал лельный,а второй выход которого соединен с третьим входом второго коммутатора,при этом второй выход четвертого регистра соединен с вторым входом цифроаналогового преобразователя, 20 выход первого синхрогенератора соединен с управляющими входами аналогоцифрового преобразователя, первого и второго регистров и преобразователяпараллельного кода в последовательный,а выход второго синхрогенератора, вход которого соединен с четвертым выходом преобразователя последовательного кода в параллельный,соединен с управляющими входами третье- ЗО го и четвертого регистров, о т л ич а ю щ е е с я тем, что,с целью повышения точности передачи телевизионного сигнала, введены на передающей стороне последовательно соединенные 35 пятый регистр, первый вход которого соединен с первым выходом первого дешифратора, шестой регистр, третий дешифратор, элемент ИЛИ, регистр сдвига, элемент И и сумматор по модулю 40 два, выход которого соединен с первым входом преобразователя параллельного кода в последовательный,последовательно соединенные седьмой регистр, первый вход которого соединен с вы ходом первого коммутатора, и третий коммутатор, выход которого соединен с вторым входом преобразователя па 10раллельного кода в последовательный, а второй и третий входы соединены соответственно с выходом второго регистра и с выходом элемента И,второй и третий входы которого соединены соответственно с вторым и третьим выходами регистра сдвига, а на приемной стороне - последовательно соединенные четвертый дешифратор, первый, второй и третий входы которого соединены соответственно с вторым и первым выходами преобразователя последовательного кода в параллельный и с выходом первого блока задержки, третий блок задержки и триггер, второй вход которого соединен с выходом четвертого дешифратора, а выход соединен с, третьим входом второго дешифратора, при этом второй, третий и четвертый входы пятого регистра соединены соответственно с третьим и вторым выходами первого дешифратора и с первым выходом цифрового компрессора, второй, третий и четвертый выходы пятого регистра соединены соответственно с вторым, третьим и четвертыми входами пятого регистра, объединенными соответственно с вторым, третьим и четвертым входами третьего дешифратора, пятый, шестой, седьмой, восьмой, девятый, десятый, одиннадцатый и двенадцатый входы которого соединены соответственно с первым выходом пятого регистра,с вторым, третьим и четвер" тым выходами шестого регистра,с вы" ходом цифрового компрессора, с вторым, первым и третьим выходами первого дешифратора, второй и третий выходы третьего дешифратора соединены соответственно с вторым и третьим входами элемента ИЛИ, второй вход седьмого регистра соединен с четвертым выходом первого дешифратора, а второйвыход соединен с вторым входом сумматора по модулю два, а выход первого синхрогенератора соединен с управляющими входами пятого, шестого и седьмого регистров и регистра сдвига.1309327 12 Выходы Входы Знак разности ко 000 0 0000 О.0001 001 0010 0011 010 0100 0101 011 0110 0111 100 1000 1001 10 0 1011 101 1100 1101 1110 1111 110 0000 0001 0010 0011 0100 0101 0110 0111 1000 1001 дов старших разрядов Модуль разностикодов старшихразрядов Квант Два4-го квантаразря-года разряда Код младших разрядов Таблица 1 Код нерав- Перегруз- номерной ка цирошкалы ного компрессора1309327 14Продолжение табл. 1 Выходы Перегрузка цифрового компрессора Квант4-го разряда 1010 1010 1011 Входы Выходы Перегрузкацифро- вого РежимМ(тактТц) О/1 0 О/1 0 0 0 0 О/1 0 0 О/1 0 0 0 0 0 0 0 0 0 0 0 13Входы Модуль разности кодов старших разрядов Неравенство кодов старших разрядов (такт цО) Код млад- Код неравших раэ- номернойрядов шкалы 1 0 0 О 0 1 0 1 1 0 О 0 Та блица 26 1309327 15 Та блица 3 Выходы Входы Режим С Перегрузка цифрового компрессора Режим Н Режим М 3 3 3 4 4 4 О О О О/О 1/О /О 1/О /О /О О 0 1/О 1/О 1 1/О 1/О О О О1 О 0 1/О. 0 1 1/О 1 0 О 0 1 0 1 О 1 0 1 О О О 1 О О 1 О О 1 О О 1 0 О 0 О О 1/О О 1 1/О О О Та блица 4 Входы Выходы Режим Н