Анализатор спектра

сю 606 Г 1/ РЕ СТ СВЩ ТОРСИ соотв етствующуправлющийсо вторым вхоподключен к2. Анализ то.ия. ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССРПО ДЕЛАМ, ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ.(56) 1. Авторское свидетельство СССР В Ц 13 ай, кл, а 01 К 23 УО 0, 1971.2. Ефанов В,И. и др. Структура .иногофункционального процессора на основе алгоритма быстрого преоб-. разования Фурье. - "Автометрия", 1973, Ю 3, с, 3-10 (прототип). Ь 4) (57) 1, АНАЛИЗАТОР СПЕКТРА, содержащий блок конечного дискретного преобразования Фурье, информацион-.ный вход которого является входоманализатора спектра, блок обработкии синхронизатор, вход которого под" ключен ко входам синхронизации блоков конечного дискретного преобразования Фурье и обработки, а т л и. ч а ю щ и й с я тем, что, с цельюулучшения частотной разрешающей способности, в анализатор введенымногокаскадноеэапоминающее устрой-. ство, коммутатор, счетчик, сумматор, одноячеечный блок памяти, блок пе" реклюцения и блок задания разрешения, первый выход которого соединен: с первым входом счетчика, второй вы. ход подключен к управляющему входупереключателя и ко входу синхронизатора, выход которого подключен ко, входам синхронизации переключателя, . счетчика, коммутатора, сумматора,многокаскадного запоминающего устройства, одноячеечного блока памяти, информационный вход которогоподключен к выходу сумматора, пер"вый вход которого соединен с выходом коммутатора, а второй - с выходом одноячеечного блока памяти,объединенным с первым входом переключателя, выход которого. соединенсо входом блока обработки, выход блока конечного дискретного преобразования Фурье подключен ко второмувходу переключателя и ко входу многокаскадного запоминающего устройства, выходы которого подключены к р им входам. коммутатора,вход которого объединендом синхронизатора иыходу счетчика. тор спектра по. п,о т л и ч а ю щ и й с. я тем, что,.блок задания разрешения содержитсчетчик, компаратор, два блока памяти, два регистра, выходы которыхподклювены ко входам соответству-ющих блоков памяти, вход счетчикаобъединен. с первым входом компаратора и является входом блока, первымвыходом которого является выход.соединен со .вторым входом компара"тора, третий вход которого подключенк выходу второго блока памяти, выходкомпаратора соединен с управляющимивходами блоков памяти и является врым выходом блока задания разрешен17 10291такая органиэацияспектрального анализа позволяет проследить за нестационарностью сигнала, выявить наилучшее в определенном смысле соотно" шение между возможным интервалом 5 нестационарности и интервалом анализа, обеспечить требуемое частот" ное разрешение без повторного просче. та спектра, оперативно, сразу же после вычисления очередной партии 0 из й коэффициентов КДПФ до вычисления следующей партии й коэффициен 82 18тов КДПФ, Тем самым обеспечивается достижение поставленной цели. Соглас.но приведенным схемам и описанию к ним, все дополнительные элементы анализатора могут быть легко реализованы на серийных элементах вычислительной техники. Для значений и, Р, определяемых неравенством пР й, затраты на дополнительные элементы анализатора, составляют ориентировочно +103 от затрат на анализатор- прототип.1029182 бинина тель И.ЗаИ.Гайду ос Редактор. Т,ПарфеноваЗаказ 498 У 47ВНИИПИпо. д333035,ораекторО, Би е вви Тираж 706Государственного комитета СС елам изобретений и открытий Иосква, Ж, Раущская наб.,Подлисн Филиал ОПП "Патент", г. Ужгород, ул. Проектная, 41029182 вторного просчета спектра, сразу же после просчета спектра по очередному участку, до просчета по следую" щему участку. Во-вторых, желательно обеспечить последовательное, увеличение длины анализируемого участка (улучшение частотного разрешения) с тем,. чтобы можно было проследитьэа характером изменения анализируемого спектра.Цель изобретения " обеспечениевоэможности оперативного последовательного увеличения длины анализируемого участка сигнала и, следователь. но,. улучшение частотной разрешающей способности для.выбранных узлов частотной сетки при сохранении всей частотной сетки. Поставленная цель достигаетсятем, что в анализатор спектра, содержащий блок конечного дискретногопреобразования фурье, информационный вход которого является входоманализатора спектра, блок обработкии синхронизатор, вход которого подключен ко входам синхронизации блоков конечного дискретного преобразования Фурье и обработки, введенымногокаскадное запоминающее устройство, коммутатор, счетчик, сумматор,одноячеечный блок памяти, блок пе"реключения и блок задания разреше"ния, первый выход которого соединен с первым входом счетчика, второйвыход подключен к управляющему входупереключателя и ко входу синхронизатора, выход которого подключен ковходам синхронизации переключателя,счетчика, коммутатора, сумматора,многокаскадного запоминающего устройства, одноячеечного блока памяти,информационный вход которого подключен к выходу сумматора, первый входкоторого соединен с выходом коммутатора, а второй " с выходом одноячеечного блока памяти, объединен-.ным с первым входом переключателя,выход которого соединен со входомблока обработки, выход блока конецного дискретного преобразования фурье подключен ко второму входу переключателя и ко входу многокаскадного запоминающего устройства, выходы которого подключены к соответ"ствующим входам коммутатора, управ"ляющий вход которого объединен со.вторым входом синхронизатора и под"ключен к выходу счетчика,Блок. задания разрешения содержит.счетчик, компаратор, два блока памяти, два регистра, выходы которыхподключены ко входам соответствующих блоков памяти, вход счетчикаобъединен с первым входом"компаратора и является входом блока, первымвыходом которого является выход первого блока памяти, выход счетчика10 соединен со вторым входом компаратора, третий вход которого подключенк выходу второго блока памяти, выходкомпаратора соединен с управляющимивходами блоков памяти и является вто 15 рым выходом блока задания разрешения.На фиг. 1 изображена структурнаясхема анализатора; на фиг. 2 - структурная- схеиа блока задания разрешения; на фиг. 3 - схема переключателя;,на фиг. 4 - схема коммутатора дляслучая, когда используется двоичная арифметика,Устройство рфиг, 1) содержитблок конечного дискретного преобра 25 зования фурье Рпроцессор) 1,. блокпереключения на два положения 2,блок обработки 3 ркоэффициентов пре-.образования Фурье и вывода результатов), многокаскадное запоминаюзо щее устройство РИЗУ) 4, счетчик 5с переменным коэффициентом пере- .счета, коммутатор б, блок 7 задания разрешения (БЗР), синхронизатор 8, сумматор 9 и одноячеечный35блок памяти 10, при этом информационный блок процессора является входом анализатора, выход про"цессора подключен к одному информационному входу 11 переключателя 2и к информационному входу первогокаскада 4,1 устройства 4, выходы 1212-12 последовательно соединенных;каскадов 41, 4-4, которого черезкоммутатор 6 подключены к одному ин.45формационному входу 13 сумматора 9,выход которого подключен к информационному входу блока 1 О, подключен"ного своим выходом к другому информационному входу сумматора 9, соединенному с другим информационным вхо 50 дом 14 блока 2, выход.15 которогоподключен к информационному входублока обработки 3, управляющий вход16 коммутатора 6 соединен с однимиз входов синхронизатора 8 и подключен к выходу счетчика 5, управляющий вход которого подключен к инфор.мационному выходу 17 блока 7, уп;авляющий выход 18 которого подкюдешифратора подключены к одним управляющим входам элементов И 31, 20 сгруппированным по Ь элементов И наодин 1-ый (1=0, 1"п"1) выход дешифратора .30, информационные входы 121-12(1+1) -ого каскада 41+ запоминающегоустройства 4 соответственно, синхронизирующие входы всех элементов зо И 31 обьединены и образуют синхронизирующий вход коммутатора 6, подключенный к выходу 19 синхронизатора 8, а выходы элементов И обьединены в группы по номеру разряда ко. дов с выхода ЗУ 4 и через элементыИЛИ 32 подключаются к соответствую.щему разряду 0,1-В 8-разрядногоинформационного входа .13 сумматора 9.Иногокаскадное запоминакщее устройство ( ИЗУ 4 может быть. выполне"но, например, по типу сдвигающегорегистра как внутри каскада, так имежду каскадами. Каждый каскад позволяет хранить Р коэффициентов .45 преобразования фурье ( КПФ"), поступающих с выхода процессора 1, гдеР определяется числом частот спектра (номеров узлов частотной сетки),для которых необходимо иметь пере менное частотное разрешение. 5 102чен к управляющему входу переключателя 2 и к другому входу.18 синхронизатора 8, выход которого 19 подключен к счетному входу счетчика 5.и к синхронизирующим входам всехдругих элементов анализатора,Блок задания разрешения .(Фиг. 2)содержит счетчик 20, блок выработкикода разрешения в виде регистра. 21, блок памяти.22 для запоминаниякода разрешения блок выработки разрешаемых частот в виде регистра 23,т.е. блок выработки номеров узловчастотной сетки, подлежащих лучше"му разрешению, блок памяти 24 для запоминания (номеров) разрешаемых ча". стот и компаратор 25, при этом входсчетчика соединен с синхронизирующим входом компаратора 25 и являет-.ся синхронизирующим входом блока 7,подключенным к выходу 19 синхронизатора 8, выход счетчика подключен .к одному информационному входу компаратора 25, другой информационныйвход которого подключен к выходу блока 24, подключенного своим информационным входом к выходу регистра 23,а выход компаратора 25 является управляющим выходом 18 блока 7 и под.ключен к синхронизирующим входамблоков 24 и 22,. вход которого подключен к выходу регистра 21, а выходявляется информационным выходом 17блока 7.В случае, если в анализаторе используется двоичная система счисле"ния (двоичная арифметика), блок 2может быть выполнен по схеме (фиг.3),содержащей две группы элементов И 26и 27, группу элементов ИЛИ 28 иинвертор 29, при этом информационныевходы 11 , 11"11,15 элементов И пер"вой группы 26 (с -разрядный вход 11)подключены к 5 выходам 6 разрядного выхода процессора 1, аинформацйонйых входов 14 14- 14 с 4 входа14 элементов И второй группы 27 подключены к 5-разрядному выходу сумма.тора 9, управляющие входы первойгруппы элементов И 26 обьединены иподключены ек выходу инвертора 29вход которого является управляющимвходом блока 2 и подключен к выходу18 блока 7 а также к управляющимвходам второй группы элементов И 27,синхрониэирующие входы всех элементов И объединены в сийхронизирующиВвход блока 2 и подклвчены к выходу.19 синхронизатора 8, а выходы 1-ах 9182 б(щ 0, 1, 2-.6-1) элементов И первой и второй группы 26 и 27 подключены к двум входам двухвходового элемента ИЛИ 28 группы элементов ИЛИ 28, выход котарого является выходом 15 1-огоразряда 9-разрядного выхода 15 блока2 и подключается к входу -ого разряда блока обработки 3,Коммутатор 6 (Фиг. 4) содержит г "разрядный дешифратор 30, где г . определяется из условия .2 гЪ п, а и число каскадов запоминающего устройства 4, матрицу 31 из Б и элементов И, и группу из :и-входовых элементов ИЛИ 32, при этом г-разрядный вход дешифратора является управляющим входом 16 коммутатора 6, выходы В зависимости от того, сколько раэ требуется менять частотное раз-. решение для выбранных узлов частотной сетки - один или несколько, каскады МЗУ 4 и режим перезаписи из каскада в каскад будут при этом разными.:7 10Если разрешение требуется менятьодин раз на каждые й вычисленныхкоэффициентов преобразования фурье(КПФ, то каскады ИЗУ 4 выполняются без перезаписи и на каждый синхронизирующий сигнал, поступающийна синхронизирующий вход МЗУ. 4 свыхода 19 синхронизатора 8, в каскаде происходит сдвиг содержимого наодну ячейку влево, запись в послед"нюю Р-.ую ячейку первого каскада 4текущего КПФ из блока 1, перезапись: содержимого первой ячейки 1-ого.каскада 4 в последнюю ячейку каска.да 4(+ и потеря содержимого первойячейки последнего каскада 4 ИЗУ 4.Если разрешение требуется менятьнесколько раз на одйо текущее вычис"ление й, то каскады МЗУ 4 строя.тсяс обратной связью, позволяющей. содержимому ячеек каскада циркулироватЬв каскаде столько раз, сколько.разнеобходимо изменять разрешение. При.этом на выходе последней Р-ой ячейкикаскада. всегда должно быть значе- .ние КПФ, соответствующие ближайшему в текущем счете узлу частотнойсетки, подлежащему переменному частотному разрешению. Перезапись из.каска"да в каскад во. время циркуляции непроизводится,Перезапись из каскадов в каскадосуществляется по окончании циркуляции сразу во всех ячейках, либо:во время последней циркуляции последовательно со сдвигом из ячейки вячейку.В качестве второго, по ряду. ас-пектов более предпочтительного,.варианта можно предложить реализоватьМЗУ 4 вместе с. коммутатором 6 в виде запоминающего. устройства со. страничной организацией памяти. В этомслучае путем должной организации.режима записи и считывания можно получить переменные значения Р и п,некоторые дополнительные воэможностипо улучшению частотного разрешения,точности и т.д,Одйоячеецный блок памяти 10 ана"логичен одной ячейке любого каскада, ИЗУ 4 и так же, как ячейка любогокаскада ИЗУ 4, позволяет хранить-разрядные двоичные числа. В каче" .стае блока 10 может быть использован, например, регистр, При этомпредполагается в сумматоре 9 осу.ществлять округление результатовдо 5 разрядов, Если же округление 29182 8 не производится (что позволяет повы"сить точность результатов спектраль"ного анализа), то разрядность блокаО, входа 14 и выхода 15 блока 2, а 5 также разрядность блока обработки3 должны быть увеличены, На конструкции, схеме анализатора и принци"пе его работы это не сказываетсяи эффекты округления (или неокругле ния) в сумматоре 9 в дальнейшем неучитываются.Блок 1 конечного дискретного преобразования Фурье и блок 3 обработкиповторяют аналогичные блоки, опи санные для прототипа.Счетчик с переменным коэффициентом 5 предназначен для суммирования единичных сигналов, поступающихна его счетный вход с выхода 10 Ю синхронизатора 8, до значения ом,2-п, поступающего на его управля.ющий вход с выхода 17 блока 7 Й определяющего длину анализируемогоучастка сигнала, частотное разреше.25 ние и положение коммутатора 6. Онможет быть выполнен любым из известных.в вычислительной техникеметодов, позволяющих работать в прямом коде. Например, он может быть 30 выполнен в виде обычного суммирующего двоичного сцетчика, счетныйсчет которого является счетным входом, а выход - выходом счетчика спеременным коэфициентом пересчета5, и схемы сравнения кодов, один(регистровый) вход которой является управляющим входом счетчика 5,второй подключен к выходу двоичногосчетчика, а выход подключен к.шине 0 обнуления двоичного .счетчика,Блок памяти 24 предназначен дляхранения Р номеров, выбранных дляулучшения разрешения узлов частотной сетки (разрешаемых частот),.Компаратор 25 - это обычная схема сравнения кодов с синхронизирующимвыходом (с элементом И на выхо"де, на один вход которои подаетсясиГнал с выхода собственно схеиясравнения, а на второй - сйгналсинхронизации) .Счетчик 20 - это обычный двоич:ный счетчик, позволяющий считать.отО до Н, где "М - количество узловчастотной сетки, т.е. количествовычисляемых с помощью процессора 1 .коэффициентов преобразования фурье.Регистры 21 и 23 представляют со.бой устройства выработки и ввода в14 29182 у ку возрастания номерсъв выбранногоузла частотной сетки,Перед началом вывода иэ блока 1очередных коэффициентов х 0 ЬЬЮ),5 кщО,Манализатор устанавливаетсяв исходное состояние, в котором обнулены счетчик 5, блок памяти 10,сумматор 9 (если он накапливающий,а не комбинационный). На выходе10 блока памяти 24 находится число са на выходе блока 22 - число с 4,соответствующие наименьшему номеруузла частотной сетки. Коммутатор бвключен на выход первого каскада 415 ИЗУ 4.Вывод коэффициентов хо(МЭ),1 с О,й, из блока 1 нацийается поединичному сигналу синхронизатора 8,По этому сигналу обнуляется счетцик 20 25 30 13 10 ",6 синхронизатора 8. По этому сигнал синхронизатор 8 вырабатывает очередной сигнал считывания очередного коэффициента хО+1)ЬЭ) с выхода блока 1.Аналогично работает анализатор после считывания из процессора коэффициента хоОсфМ), соответствующего следующему выбранному узлу частотной сетки, При этом после перезаписи из блока памяти 22 счетчика 5, на выходе блока памяти 24 и 22 устанавливаются значения Ь,р, в процес. се записи-сдвига в ИЗУ 4 хо(сЬЭ) записывается в последнюю ячейку пер" вого каскада 44 ИЗУ 4 а коэффициент хоОс дЭ) перепйсывается в предпоследнюю ячейку каскада 44По окончании каждого суммирования в блок обработки 2 из блока 1 О переписываются очередные значенияв данном случае х 00 с,ь 4 .После Р"ого выбранного коэффициента хо(1 й) на выходе БЗР 24 и БЗКР 22 устанавливаются значениякоэффициент хоОс дш) находится в первой ячейке, а коэффициент х ОсРдй) - в последней ячейке первого каскада 4.4 ИЗУ 4.После считывания с блока 1 последнего коэффициента, например х,й)МЮ), и перезаписи его. в блок обработки 2, анализатор готов к выво" ду (или к вычислению, а потом и к выводу) следующих й коэффициентов КДПФ, найденных по очередным й текущим отсчетам сигнала х(й) .Работа анализатора при этом аналогична описанной.Рассмотрим поэтому нормальный режим, когда число е участков х(О, по которым находятся коэффициенты .КДПФ, не меньше аах ч, сЕХ.Пусть, например, ви . В этом случае перед выводом очередных й коэффициентов КДПФ хоОсйЮ), 1 с=О;й "1, полученных по отсчетам хе)йМ), ха) й+1)М) х(Сайм) сигнала х, в первом каскаде 4 ИЗУ 4 хранятся предыдущие коэффициенты х "Осйю), МеХ, во втором каскаде 4.2-х(йию); 1 сЮХ, в последнем и-омкаскаде 4,гх(Мьв), 161, При этом в Р-ой ячейке (Р=1,2Р) (с 4+1-ого каскада 4 (с 4 О,1п) ИЗУ 4 хранится коэффициент хс (МЬФ).%+ Р Здесь, как и ранее, К -множество номеров выбранных узлов в частот.ной сетке, 3(Р-номер Р-ого по поряд. 20 БЗР 7 и из процессора выводится первый коэффициент х (О),Если 0, то компаратор 25 выработает нулевой сигнал на управля. ющем выходе 18 блока 7. Врезультате этого переключатель 2 включен на выход блока 1 и по сигналу синхрони;. затора 8, поступающему на синхронизирующие входы переклюцателя 2 и блока. обработки 3, коэффициент.хо(0) перепи-. сывается в блок обработки 3. По следующему сигналу синхрониза- . тора 8 с выхода блока 1 преобразователя фурье сцитывается следующий коэффициент КДПФ хо(МВ), в счетчик 20 добавляется "единица и он устанавливается в,состояние К =1 ( в состояние, соответствующее 1 с=1). Если при этом Ф.1, то также как ив предыдущем случае, коэффициентхо(Ы) переписывается в блок обработки 3, в котором над введеннымикоэффициентами осуществляются преобразования, определяемые типом ис комой спектральной характеристики,Аналогично анализатор работаетдля всех 4 сеК, т.е. для тех коэфФициентов КДПФ, которые попадают ввыбранные узлы частотной сетки, 50Пусть теперь 1 с=1 с т.е, после оце.редного сигнала синхронизатора 8счетчик 20 БЗР 7 устанавливается всостояние с 1 и с выхода блока 1 считывается коэффициент хоОсАЭ), Вэтом случае компаратор 25 БЗР 7 55вырабатывает единичный сигнал на управляющем выходе 18 блока 7, так какна выходе блока 24 при этом все ещенаходится значение 1 с