Устройство таймеров

(9 С 2300 4 (51) ЛИСАНИЕ НИ ВУ с и с ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССРПО ДЕЛАМ ИЗОВРЕТЕНИЙ И ОТНРЫТИЙ Н АВТОРСКОМУ СВИДЕТЕП(54)(5) УСТРОЙСТВО ТАЙИЕРОВ, содержащее блок памяти, сумматор часов,умматор таймера процессора коммутатор часов, коммутатор таймера процессора, формирователь запроса напрерывание от компаратора, триггерзапроса иа прерывание от таймера процессора, коммутатор блока сдвигающих регистров, причем выходы суммато, ра часов и сумматора таймера процес-,сора соединены соответственно спервыми информационными входами коммутатора часов и коммутатора таймера процессора, выходы которых соединены соответственно с первым и вто-,рым информационными входами блокапамяти, выходы формирователя запроса на прерывание от компаратора итриггера запроса на прерывание оттаймера процессора являются двумявыходами устройства, о т л и ч а -ю щ е е с я тем, что, с цельюупрощения устройства при обеспечении возможности различных режимовработы, в него введены блок сдвигающих регистров, счетчик адреса, дешифратор адреса и счетчик коррекции,вход константы коррекции которогоявляется входом устройства, входпереноса соединен с выходом переноса счетчика адреса, с первым управляющим входом формирователя эапроа на прерывание от компараторас управляющим входом триггера запроса на прерывание от таймера процессора, а выход переноса - с входом коэффициента пересчета счетчика адреса, адресный выход которого соединен с адресным, входом, бпока памяти и входом дешифратора адреса, выход которого является выходом устройства и соединен с управляющими входами сумматора часов, сумматора таймера процессора, с вторым управляющим входом формчрователя запроса на прерывание от компаратора первый информационный вход которого соеди-. нен с первым информационным выходом блока памяти, с информационным входом сумматора часов и первым информационным входом коммутатора блока сдвигающих регистров, а второй информационный вход - с вторым информационным входом коммутора блока сдвигающих регистров и с вторым информационным выходом блока памяти, третий информационный вход которого соединен с информационным входом триггера запроса на прерывание от таймера процессора с информационным входом сумматора таймера про.цессора и с третьим информационным входом коммутатора блока сдвигающих регистров, выход которого соединен с первым информационным входсч блока сдвигающих регистров, второй информационный вход которого является входом устройства, а первый выход - информационным выходом устройства, при этом второй выход блока сдвигаю, д.4/5 Филиал ППП "Патент", г,ужгород. ул.Проектная Заказ 4103/47 Тираж 40 бВНИИПИ Государспо делам изобр 13035, Москва,Подписноевенного комитета .СССРтений и открытийМ 1-35, Раушская наб.11 щих регистров соединен с третьим информационным входом блока памяти и вторыми информационными входами коммутатора часов и коммутатора таймера процессора, управляющий вход блока памяти является управляющим входом 63309устройства и соединен с управляющими входами блока сдвигающих регистров, коммутатора часов, коммутаторатаймера процессора, коммутатора блока сдвигающих регистров.Изобретение относится к вычислительной технике и может быть использовано в составе средств отсчета времени ЭВМ.Известно устройство таймеров в 5 ЭВМ ЕС 1035, содержащее регистры часов, компаратора и таймера процессора, сумматоры часов и таймера процессора, формирователи запроса на прерывание от компаратора и 1 О таймера процессора, в котором пересчет информации, таймеров осуществляется параллельным способом на сумматоре, разрядность которого совпадает с разрядностью информации 111. 15Гакое устройство имеет большое быстродействие, однако требует больших затрат оборудования.Наиболее близким к изобретению является устройство таймеров в ЭВМ 2 О ЕС 1060, содержащее блок памяти, включающий регистры часов, компаратора и таймера процессора, выходные селекторы часов, компаратора и таймера процессора, причем выход 25 регистра часов блока памяти соединен с входом выходного селектора часов и первым входом выходного селектора устройства таймеров; выход выходного селектора часов соединен с 30 входом сумматора. часов, выход которого соединен с первым входом формирователя запросов на прерывание от компаратора и с первым входом входного селектора часов, выход которогот соединен с в одом регистра часов блока памяти, выход регистра таймера процессора блока памяти соединен с входом выходного селектора таймера процессора, вторпм входОм выходного селектора устройства таймеров и входом триггера запроса на прерывание от таймера процессора, выход которого подключен к выходу устройства, выыход выходного селектора таймера процессора является входом устройства,выхоД выходного селектора таймерапроцессора соединен с входом сумматора таймера процессора, выход которого соединен с первым входом входного селектора таймера процессора; выход входного селектора таймера процессора соединен с входом регистратаймера процессора блока памяти,выход регистра компаратора блока па. -мяти соединен с входом выходного селектора компаратора и третьимвходом выходного селектора устройства таймеров, выход которого является выходом устройства; выход выходного селектора компаратора соединен свходом выходного регистра компаратора, выход которого соединен с вторымвходом формирователя запросов на прерывание от компаратора; выход формирователя запросов на прерывание откомпаратора является выходом устройства, вторые входы входных. селекторов часов и таймера процессора соединены с входом регистра компаратораблока памяти и являются входом устройства таймеров, В известном устройстве реализован последовательнопараллельный способ обработки информации таймера - пересчет 52-х разрядов информации часов и таймерапроцессора ведется частями по 16разрядов. Работа устройства в составе ЭВМ осуществляется от автономноговысокостабильного генератора 2 .К недостаткам известного устройства следует отнести его сложностьРобусловленную наличием в нем специального генератора, несинхронного по отношению к тактовой частоте ЭВМ, что в свою очередь требует введения дополнительных средств, обеспечива1163 35 3юпрг. синхронную работу устройстватаймеров н ЗВМ, а также недостаточ- -ную универсальность устройства всвязи с тем, что информация часов и;таймера процессора обрабатываетсятолько по 16 разрядов, уменьшениестепени параллельности обработкиинформации таймеров вызывает усложнение устройства.Цель изобретения - упрощение устройства при обеспечении возможностиразличных режимов работы,Поставленная цель достигаетсятем, что в устройство таймеров, содержащее, блок памяти, сумматор 15часов, сумматор таймера процессора,коммутатор часов, коммутатор таймера процессора, формирователь запроса на прерывание от компаратора,триггер запроса на прерывание оттаймера процессора, коммутатор блока сдвигающих регистров, причемвыходы сумматора часов и сумматоратаймера процессора соединены соответственно спервыми информационными,входами коммутатора часов и коммутатора таймера процессора, выходы которых соединены соответственно с первым и вторым информационными входамиблока памяти, выходы формирователязапроса на прерывание от компаратора и триггера запроса на прерываниеот таймера процессора являются двумя выходами устройства, введеныблок сдвигающих регистров, счетчикадреса, дешифратор адреса и счетчиккоррекции, вход константы коррекции которого является входом устройства, вход переноса соединен с выхо-,дом переноса счетчика адреса, спервым управляющим входом Формиро- фвателя запроса на прерывание откомпаратора и с управляющим входомтриггера запроса на прерывание оттаймера процессора, а выход переноса - с входом коэффициента перес- ф 5чета счетчика адреса, адресный выходкоторого соединен с адресным входомблока памяти и с входом дешифратораадреса выход которого является выходом устройства и соединен с управ ляющими входами сумматора часов,сумматора таймера процессора, свторым управляющим входом формирователя запроса на прерывание от компаратора, первый информационный вход 55которого соединен с первым информационным выходом блока памяти, с инФормационным входом сумматора ча309сов и с первым информационным входом коммутатора блока сдвигающих регистров, а второй информационный вход - с вторым информационным входом коммутатора блока сдвигающих регистров и вторым информационным выходом блока памяти, третий информационный вход которого соединен с информационным входом триггера запроса на прерывание от таймера процессора, с информационным входом сумматора таймера процессора и с третьим информационным входом коммутатора блока сдвигающнх регистров, выход которого соединен с первым информационным входом блоком сдвигающих регистров, второй информационный вход которого является входом устройства, а первый выход - информационным выходом устройства, при этом второй выход блока сдвигающих регистров соединен с третьим информационным входом блока памяти и вторыми информационными входами коммутатора часов и коммутатора таймера процессора, управляющий вход блока . памяти является управляющим входом устройства и соединен с управляющими входами блока сдвигающих регистровкоммутатора часов, коммутатора таймера процессора, коммутатора блока сдвигающих регистров.На фиг.1 представлена структурная схема устройства таймера; на фиг.2 - структурная схема блока памяти; на фиг.3 - структурная .схема блока сдвигающих регистров; на Фиг.4 - структурные схемы сумматора часов (а) и сумматора таймера процессора ; на фиг,5 - структурная схема формирователя запроса прерыва ния от компаратора; на фиг.б - структурная схема коммутатора часов и коммутатора таймера процессора ( И ) и структурная схема коммутатора блока сдвигающих регистров (8); на фиг,7- временная диаграмма работы устройства . таймера.Устройство таймеров 1 фиг, 1) содержит блок 1 памяти, блок 2 сдвигающих регистров, счетчик 3 адреса, счетчик 4 коррекции, дешифратор 5 адреса,сумматор 6 часов, сумматор. 7 таймера процессора, коммутатор 8 часов, коммутатор 9 таймера процессора, коммутатор 1 О блока сдвигающих регистров, формирователь 11 запроса на прерывание. от комйаратора, триггер 12 запро 1163309са на прерывание от таймера процессора, информационный вход 13 параллельного приема, управляющий вход 14 устройства, выход 5 параллельной выдачи информации таймеров, выход 16 5 запроса на прерывание от компаратора, выход 1 запроса на прерывание от таймера процессора, вход 18 константы коррекции, выход 19 дешифратора адн 10 реса, сдвиговый информационныи вход 20 последовательного приема, адресный вход 21 блока памяти, информационные входы 22-24, и выходы 25-27 блока памяти, выход 28 переноса счетчика 3 адреса. Выходы сумматора б15 часов и сумматора 7 таймера процессора соединены соответственно с первыми информационными входами коммутатора 8 часов и коммутатора 9 таймера процессора, выходы которых соединены соответственно с первым и вторым информационными входами блока 1 памяти, выход Формирователя 11 запроса на прерывание от компаратора является выходом 16 запроса на прерывание от компаратора, выход триггера 12 запроса на прерывание от таймера процессора является выходом 17 запроса на прерывание от таймера процессора, вход 18 константы коррекции ЗО счетчика 4 коррекции является входом устройства, вход переноса счетчика коррекции соединен с выходом переноса счетчика 3 адреса, с первым управляющим входом формирователя 11 за-Э 5 проса на прерывание от компаратора и с управляющим входом триггера 12 запроса на прерывание от таймера процессора, а выход переноса - с входом коэффициента пересчета счетчика 40 . 3 адреса, адресный выход которого соединен с адресным входом блока 1 памяти и с входом дешифратора 5 адреса, выход которого является выходом 19 устройства и соединен с управляющими входами сумматора б часов, сумматора 7 таймера процессора, с вторым управляющим входом формирователя 11 запроса на прерывание от компаратора, первый информационный М вход которого соединен с первым информационным выходом блока 1 памяти, с информационным входом сумматора 6 часов и с первыминформационным входом коммутатора 1 О блока сдвигающих 55 регистров, а второй информационный вход - с вторым информационным входом коммутатора 10 блока сдвигающих регистров и с вторым информационным выходом блока 1 памяти, третий информационный выход которого соединен .синформационным входом триггера 12 запроса на прерывание от таймера процессора, с информационным входом сумматора 7 таймера процессора и с третьим информационным входом коммутатора 10 блока сдвигающих ре-гистров, выход которого соединен с первым информационным входом блока 2 сдвигающих регистров, второй информационный вход которого являетсявходом 13 устройства, а первый выход - с информационным выходом 15 устройства, при этом второй в мод блока2 сдвигающих регистров соединен с третьим информационным входом блокапамяти и с вторымиинформационными входами коммутатора8 часов и коммутатора 9 таймера процессора, управляющий вход блока 1 амяти является управляющим входом 14 устройства и соединен с управляющими входами блока 3 сдвигающихрегистров, коммутатора я часов,коммутатора 9 таймера процессора,коммутатора 10 блока сдвигающих регистров. Блок 1 памяти (Фиг.2) состоит изи-разрядных сегментов:1.1 асов, 1,2 компаратора и 1,3 таймера процессора. Сегменты имеют общий адресный вход 21. Сегмент 1,2 компа-. ратора имеет управляющий вход 14.Информация часов, компаратора и таймера процессора в соответствующих сегментах 1.1, 1.2 и 1,3 организована в виде в строк по Е разрядов. В первой строке, имеющей .адрес Адр.1 располагаются младшие 1 разрядов (и+1)/и, в строке с адресом Адр.2 - следующие 1 разрядов (и+1)/(и+ +Е) и т.д. Старшие разряды располагаются в строке с адресом Адр . т.Блок 2 сдвигающих регистров (Фиг.3) содержит 1 ш-разрядных регистров 29.Сумматор 6 часов фиг.4 а) и сумматор 7 таймера процессора (Фиг,4 б) содержат элемент ИЛИ 30, 1-разряд" ный сумматор 31 на два входа,регистр 32 суммы и регистр 33 переноса. В сумматоре 7 таймера процессора имеется также логический элемент НЕ 34.Формирователь 11 фиг.5) запроса на прерывание от компаратора содержит 1-разрядную схему 35 сравнения, триггер 36 сравнения, триггер 37запроса на прерывание от компаратора 1 элемент ИЛИ 38 и элемент НЕ 39.Коммутатор 8 часов и коммутатор 9таймера процессора (фиг,бц) содержитэлемент НЕ 40, Е-разрядные элементы . 5И 41 на два входа и элемент ИЛИ 42на два входа.Коммутатор 10 блока сдвигающихрегистров фиг.б) содержит элементы И 41 на два вхоца и элемент 10ИЛИ 43 .на три входа,На времечной диаграмме (фиг.7)для каждого такта показаны: с 1 - мо-;мент изменения состояния счетчика 3адреса, а также момент записи в триг гер 37 запроса на прерывание от компаратора (в конце цикла таймеров);- момент появления достовернойинформации на выходах блока 1 памяти; С - момент. записи информации в 20блок 2 сдвигающих регистров, регистр32 суммы, регистр 33 переноса, триггер 36 сравнения, триггер 12 запросана прерывание от таймера процессорав конце цикла таймеров), . 25Работа устройства таймеров, основанная на последовательно-параллельном способе обработки информации,имеет циклический характер.Б каждом цикле таймеров к содер- З 0жимому часов прибавляется единица,а из содержимого таймера процессоравычитается единица. Одновременно ведется сравнение содержимого часов икомпаратора, а также анализ содержи- Змого таймера процессора. Обработкаи-разрядной информации ведется последовательно по 1 с-разрядов, начиная с младших,Цикл таймеров состоит из ш последовательных тактов, которые отсчитываются счетчиком 3 адреса, Счетчик 3 адреса, работающий как и все устройство таймеров от системы синхрони"45 зации ЭВМ, является одновременно и генератором метки времени, определяющей разрешающую способность устрой- ства таймеров, Длительность цикла таймеров= ш Т, где Т - длитель ность такта. Начало цикла таймеров определяется адресом Адр.1 на счет-. чике 3 адреса, а конец - адресом Адр.ш. Сигнал начала цикла таймеров снимается с выхода дешифратора 5 55 адреса, а сигнал конца - с выхода переноса счетчика 3 адреса 1,или с выхода дешифратора 5 адреса) .д 1ш ( цсЧобр 5 иш ).- число разрядов информациитаймеров;й 1 - разрешающая, способностьтаймеров (дискретностьотсчета времени)- максимальное время счисчтывания информации из где и Б каждом из т последовательных тактов цикла, начиная с первого, выполняется обработка очередных Е разрядов и-разрядной информации таймеров. Процедура обработки следующая. Из блока 1 памяти по сдресу Адр,1 считываются очередные 1 с разрядов информации часов, компаратора и таймера проце.ссора. Считанные 1 разрядов числа и компаратора сравниваются в фс мпрователе 11 запроса на г рерывание от компаратора, результат сравн; в .ия запоминается и увеличивается при сравнении последующих к разрядов. Одновременно со сравнением 1 с разрядов часов пересчитывается в суж 1 аторе б часов, а 1 с разрядов таймера процессора - в сумматоретаймера процессора, результат пересчета запоминается.Модифицированные 1 с разрядов информации часов и таймера процессора соответственно через коммутатор 8 часов и коммутатор 9 таймера процессора записывзются в блок 1 памяти по тому же адресу Адр 1" конце циклов таймеров в формирователе 11 запроса на прерывание от компаратора анализируется резуль тат последовательного сравнения по Е разрядов и-разрядного содержймого часов и компаратора и, если значение часов превышает значение компаратора, на выходе 16 появляется запрос на прерывание от компаратора.В конце цикла таймеров анализиру" ется также состояние старшего знакового разряда информации таймера процессора и, если оно единичное, взводится триггер 12 запроса на прерывание от таймера процессора, и на выходе 17 появляется запрос на прерывание от таймера процессора. Числа ш и Е определяются из соотношенияСегментов памяги по некоторому адресу;- время обработки (суммироовр вания, сравнения, анализа, передачи) считанной информации; - максимальное время записи обработанной информации в сегменты памяти по некоторому адресу;10 ц - берется целая часть отноЬ С шенияЧ ОБР НДробное значение Е округляется до ближайшего большего целого значе 15 ния ЕО,Р, которому соответствует новое, расширенное значение числа разрядов информации таймеров и 1= Е ш.( ОЧРПолученные при расширении старшие и 1"и разряды являются не значащими.20При занесении нового значения в указанные разряды записываются нули, а при чтении информации таймеров, указанные разряды игнорируются.25Из соотношений (для ш и Е) имеем два предельных варианта последовательно-параллельного способа обработки информации 1 ш=и -последовательная1 -1 обработка информации по одному разря-З 0 ду (самый экономичный вариант); ш 1 - параллельная обработка информа- Ки ции (вариант, требующий наибольших затрат оборудования). 35При использовании для работы устройства таймеров системы синхронизации ЭВМ с периодом следования синхросигналов Тм соотношение для ш при Условии Т р+ Го + 1 д преоб разуется к виду .ЬТ ш сц .( - )м Период следования синхросигналов Т может быть не кратен требуемой разрешающей способности устройства таймеров Ь й, Возникающая при этом в соответствии с неравенствомш ТЮ ошибка отсчета времени компенсируется счетчиком 4 коррекции, который периодически изменяет коэффициент пересчета ш счетчика З.,адресов.При этом в цикле таймеров . 55 появляются дополнительные холостые такты, которые не используются для обработки информации таймеров, а средняя длительность цикла таймеров Г , становится равной требуемой разрешающей способности устройства таймеров 6 . Коэффициент пересчета 1 счетчика 4 коррекции задается константой коррекции, подаваемой на вход 14 устройства таймеров в виде набора логических единиц и нулей при настройке устройства на заданный Т,Обращение к устройству таймеровпроисходит при выполнении команд:"Выставить часыУстановить компаратор", "Установить таймер СР 7",Запись в память показания часовЗапись в память значения компаратора, "Запись в память значения таймера СРЧ",Управляющие сигналы, соответствующие перечисленным командам, поступают на управляющий вход 14 устройства таймеров в моменты времени,определяемые сигналами с вььода 19дешифратора 5 адреса.Процедура обращения к устройствутаймеров по указанных командам зависит от конкретного применения устройства. Например, для микропрограммно-управляемой ЭВМ эта процедураследующая. При выполнении одной изкоманд обращения вызывается соответствующая микропрограмма. Сигналыс выхода 19 дешифратора 5 адресаиспользуются для ветзления микропрограммы. Микроприкаэы обращения поступают на вход 14 устройства таймеров исоответствующим образом воздействуютна блоки 1, 2, 8, 9 и 10, Вход 13 ивыход 15 устройства через микропрограммно-управляемые регистры и коммутаторы ЭВМ связаны с оперативнойпамятью ЭВМ,В схемно-управляемой ЭВМ сигналыс выхода 19 дешифратора 5 адресаучаствуют в формировании сигналовуправления для устройства таймеров. При выполнении команд "Выставить часы", "Установить компаратор", "Установить таймер СРЧ" и-разрядная информация, поступающая на вход 13 устройства таймеров записывается в блок 1 памяти, изменяя соответственно содержимое часов, компаратора и таймера процессора,Процедура записи следующая. В так те начала цикла таймеров происходит параллельная запись в блок 2 сдвигающих регистров и-разрядной информаг 11 1163309 5 ции, поступающей на вход 13 устройства таймеров, В этом же такте младшие Е разрядов информации (и-Е+1)/ис выхода блока 2 сдвигающих регистровчерез коммутатор 8 часов или коммутатор 9 таймера процессора, или непосредственно в зависимости от выполняемой команды поступают в блок1 памяти и записываются в соответствующий сегмент по адресу Адр,1. 10В следующем такте, происходит изменение состояния счетчика 3 адреса,сдвиг информации в блоке 2 сдвигающих регистров в запись в блок 1 памяти следующих Ь разрядов информации(иЕ+1)(иЕ+Е) по адресу Адр.2и т.д.Таким образом, к концу данного цикла таймеров и-разрядов информация из блока 2 сдвигающих регистров 20последовательно по Е разрядов перепишется в блок 1 памяти, и в соответствии с выполняемой командой установится новое значение часов, компаратора или таймера процессора. 25При выполнении команд:"Запись впамять показания часов", "Запись впамять значения компаратора, Записьв память значения таймера СРЧ содержимое часов, компаратора или тай Омера процессора выдается на выход 5устройства таймеров.Процедура выдачи следующая, Втакте начала цикла таймеров черезкоммутатор 10 блока сдвигающих регистров в зависимости от выполняемой команды младшие 1 разрядов информации (и-Е+1)/и часов, компаратора или таймера процессора из блока1 памяти переписывается при сдвигев блок 2 сдвигающих регистров. Вследующем такте происходит изме-.нение состояния счетчика 3 адресаи запись при сдвиге в блок 2 сдвигающих регистров следующих 1 разрядовинформации из блока 1 памяти и т.д,45Таким образом, к концу данногоцикла таймеров и-разрядная информация из блокапамяти последовательно по Е-разрядов перепишется вблок 2 сдвигающих регистров и на выход 15 устройства таймеров в соответствии с выполняемой командой вьдается информация часов, компаратораили таймера процессора. Процедура об-ращения к устройству таймеров не 55влияет на функционирование блоков3,4,5,6,7, 11 и 2 и сегментов 1.1и 1.3 блока 1 памяти,Рассмотрим более подробно работу отдельных блоков устройства таймеров.Блок 1 памяти. В начале каждого такта по адресу Адр. считываются Е разрядов информации из сегментов 1.1 часов, 1.2 компаратора и 1.3 таймера процессора. В конце такта по тому же адресу Адр.х производится запись 1 разрядов информации всегмент 1.1 часов с выхода коммутатора 8 часов, в сегмент 1.3 таймера процессора в . с выхода коммутатора 9 таймера процессора. Это либо новая информация, поступающая с выхода 23 блока 2 сдвигающих регистровпри выполнении команд Выставитьчасы, "Установить таймер СРЧ 1,либо модифицированная информация,поступающая соответственно с выходов сумматора 6 часов или сумматора 7 таймера процессораЗапись в сегмент 1.2 компаратора производится в конце такта непосредственно с выхода блока 2 сдвигающих регистров только при выполнении команды "Установить компаратор" при появлении соответствующего микро- приказа на управляющем входе 14.Блок 2 сдвигающих регистров. Запись информации в блок 2 сдвигающих регистров производится либо параллельно (одновременно во все разряды с входа 13, либо последовательно по . разрядов при сдвиге с входа 20, что определяется соответствующим микроприказом на управ- ляющем входе 14. Аналогично выдача информации блока 2 сдвигающих регистров производится либо параллельно с выхода 15, либо последовательно по 1 разрядов при сдвиге с выхода 23.Сумматор 6 часов (сумматор 7таймера процессора). В каждом такте цикла таймеров на вход 25 (27) сумматора 31 поступает первое слагаемое - пересчитываемые 1-разрядов информации часов таймера процессора). Второе слагаемое поступает с выхода. логического элемента 30, на котором оценивается состояние регистра 33 переноса и состояние счетчика 3 адреса. Результат суммирования запоминается на регистре 32 суммы и регистре 33 переноса.йЗапись в регистр 33 переноса происходит только при появлении 1" " на выходе логического элемента 30, т.е, при не равном нулю втором сла 13 1 гаемом. В сумматоре 6 часов слагаемое на выходе элемента 30 принимает значение "1" при состоянии Адр.1 счетчика 3 адреса, или при единичном состоянии триггера 33.переноса.В сумматоре 7 таймера процессора осуществляется вычитание, поэтому слагаемое на выходе логического элемента 30 принимает значение "1". в дополнительном коде при состоянии Адр.1 счетчика 3 адреса или при нулеыом состоянии триггера 33 переноса,Формирователь 11 запроса на пре-. рывание от компаратора. В начале каждого цикла таймеров перед сравнением триггер 36 сравнения сбрасывается в "0 сигналом, поступающим с выхода 19 дешифратора 5 адреса.В каждом такте цикла таймеров на входы 25 и 26 схемы 35 сравнения поступают соответственно К разрядов информации часов и компаратора с выходов блока 1 памяти. С выхода "А""И" схемы 35 сравнения результат сравнения записывается в триггер 36, Если АВ , то в триггер 36 залишется "1", если А с В то в 163309 4Гтриггер 36 запишется "О". Записьюуправляют элементы ИЛИ 38 и НЕ 39.Запись запрещается (хранится результат предыдущего сравнения: при наличии сигнала равенства с выхода"А = В" схемы 35 сравнения или приналичии сигнала холостого такта, поступающего с выхода 19 дешифратора 5адреса, В конце цикла таймеров по 1 О сигналу на входе 28, поступающемус выхода переноса счетчика 3 адреса .состояние триггера 36 сравненияпереписывается в триггер 37 запроса на прерывание от компаратора, и 15 если это состояние единичное, с выхода 1 б выдается запрос на прерывание от компаратора.Вход 23 коммутатора 8 часов коммутатор 9 таймера процессорами и 20 входы 25-27 коммутатора 10 блока сдви-.гающих регистров открываются соответствующими микроприказами на управляющем входе 4. Устройство таймеров является болеепростым и обеспечивает возможностьразличных режимов работы устройства.