Ранговый обнаружитель сигналов

ОПИСАНИЕ ИЗОБРЕТЕНИЯ Союз СоветскихСоциалистическихРвспублик К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ(22) Заявлено 300481(21) 3284894/18-09 51) М, КЛ,З С 01 Б 7/30 с присоединением заявки М 9(23) Приоритет Государственный комитет СССР по делам изобретений и открытий, 96 (088. 8) Дата опубликования описания 30.10.82 ГП. С. Акимов и В. М. ЛысыйтМосковское ордена Ленина, ордена Октябрьской Революциии ордена Трудоного Красного Знамени высшее техническоеучилище им, Н. Э. Баумана(71) Заявитель 54) РАНГОВЫЙ ОБНАРУЖИТЕЧЬ СИГНАЛОВ Изобретение относится к радиотехнике и может использоваться в радиолокационных и связных устройствах для обнаружения сигналов на фоне помех при наличии нескольких сигналов в соседних каналах. Известен ранговый обнаружитель сигналов, содержащий последовательно включенные согласованный фильтр, первый детектор, многоотводную линию задержки, М отводов которой соединены с соответствующими М-входами первого вычислителя ранга, (М-,)-й нход которого соединен с выходом перного детектора, последовательно включенные генератор ожидаемого сигнала, сумматор и второй детектор, последовательно включенные второй вычислитель ранга, блок вычисления вероятности, нычитатель и накапливающий сумматор, и последовательно включенные перемножитель и решающий блок, при этом выход согласованного фильтра соединен с вторым входом сумматора, М входов второго вычислителя ранга соединены с соответствующими М выходами многоотнодной линии задержки, а (М+1)-й вход - с выходом второго детектора, а выход первого вычислителя ранга соединен с вторымвходом вычитателя 11.Однако известное устройство име"ет малую вероятность правильногообнаружения при наличии несколькихсигналов в пределах опорной выборки,что приводит к подавлению одногосигнала другим и резкому ухудшениюхарактеристик обнаружителя. Такойобнаружитель не обеспечивает расчетных характеристик вероятности правильного обнаружения при наличиисигналов в сравнительно близких каналах, что, учитывая относительно 15 бол.де размеры рекомендуе х опор ных выборок ( = 20-30), являетсявполне реальной практической ситуацией.Цель изобретения - увеличение вероятности правильного обнаруженияпри наличии нескольких сигналов впределах опорной вйборки.Поставленная пель достигаетсятем, что в ранговый обнаружительсигналов, содержащий последонательно включенные согласованный фильтр,первый детектор, многоотнодную линию задержки, М отводов которой соединены с соответствующими М входаЗ 0 ми первого вычислителя ранга; (+1) -й970291 ЛЛВаФ е в ие,д Составитель В. Иваноова Техред Л;Пекарь Рректор О. Била тор НЮЮЮЮ Закаэ Подписное илиал ППП "Патентф, гУжгород, ул, Проектная,382/56 Тираж 71ВНИИПИ Государственногопо делам ивобретений13035, Москва, Ж, Ра омитета СССР открытийумская наб двход которого соединен с выходом первого детектора, последовательно включенные генератор ожидаемого сигнала, сумматор и второй детектор, последовательно включенные второй вычислитель ранга, блок вычисления 5 вероятности вычитатель и накапли.вающий сумматор, и последовательно включенные перемножитель и решающий блок, при этом выход согласованного фильтра соединен с вторым входом сумматора, М входов второго вычислителя ранга соединены с соответствующиьп М выходами многоотводной линни з.держки, а СМ+ 1)-й вход - с выходом второго детектора, а выход первого вычислителя ранга соединен с вторым входом вычитателя, введены первый и второй дополнительные сумматоры, блок коррекции и синхронизатор, при этом выход накапливающего сумматора соединен с первым входом первого дополнительного сумматора, второй вход которого подключен к первому выходу блока коррекции, выход первого дополнительного сумматора соединен с первым входом перемножителя, второй вход которого через второй дополнительный сумматор подключен к второму выходу блока вычисления вероятности, второй выход блока коррекции подключен к второму вхо- ЗО ду второго дополнительного сумматора, вход синхронизатора и первый вход блока коррекции подключены соответственно к первому и второму выходам решающего блока, вторые входы блоков 35 вычисления вероятности и коррекции объединены и подключены к первому выходу синхронизатора, второй и третий выходы которого соединены с одноименными входами накапливающего 40 сумматора, а четвертый выход синхро.низатора соединен с третьими входами блоков вычисления вероятности и коррекции.Вычислитель ранга содержит М компараторов, выходы которых соединены с соответствующими иэ М входов сумматора, при этом М входами, (М+1)-м входом и выходом вычислителя ранга соответственно являются первые входы М компараторов, соединенные между собой вторые входЫ М компараторов и выход сумматора.Блок вычисления вероятности содержит делитель на два, К-разрядный регистр сдвига, первый сумматор, пер вый блок вычитания последовательно соединенные второй сумматор, делитель на К, второй блок вычитания, делитель на и, третий сумматор и И-разрядный регистр сдвига, при этом каж дый из К выходов К-разрядного регист ра сдвига соединен с соответствующим входом второго сумматора, выход Я-го разряда Х-разрядного регистра сдвига соединен с вторыми входами второго 65 блока вычитания и третьего сумматора, первый выход первого блока вычитания подключен к выходу первогоразряда И-разрядного регистра сдвига, первый вход и выход первого сум-матора соответственно подключенйк второму выходу делителя на К и входу делителя на два, вторые входыпервого сумматора и первого блокавычитания являются входами сигналовкоэффициентов, тактовые входы К иМ-разрядных регистров сдвига соединены между собой, а первым, вторыми третьим входами и первым и вторымвыходами блока вычисления вероятности являются соответственно информационный вход К-разрядного регистрасдвига, объединенные тактовые входыК и И-разрядных регистров сдвига ивторой вход делителя на и и выходыпервого блока вычитания и делителяна два,Накапливающий сумматор содержитпоследовательно включенные сумматори блок памяти, выход которого соединен с вторым входом сумматора, приэтом первым, вторым и .третьим входами и выходом накапливающего сумматора соответственно являются второйвход сумматора, второй и третий входы блока памятй и выход сумматора.Решающий блок содержит первыйпороговый блок и последовательно соединенные второй пороговый блок иэлемент ИЛИ, второй вход которогоподключен к выходу первого порогового блока, входы первого и второгопороговых блоков объединены и являются входом решающего блока, а выходы элемента ИЛИ и первого пороговогоблока являются соответственно первыми вторым выходами решающего блока.Блок коррекции содержит последовательно соединенные делитель и первый перемножитель, а также последовательно соединенные (М+1)-разрядныйрегистр сдвига, счетчик и второй перемножитель, при этом первый вход(М+1)-разрядного регистра сдвига соединен с вторым входом счетчика,выход которого соединен с вторымвходом первого перемножителя, причем информационный и тактовый входы(И+ 1) -разрядного регистра сдвига ивход делителя являются соответственно первым, вторым и третьим входамиблока коррекции, первым и вторым выходами которого соответственно являются выходы первого и второго перемножителей..Синхронизатор содержит формирователь адреса и последовательно включенные генератор тактовых импульсов,счетчик решений, блок сравнения исчетчик периодов наблюдений, соединенный своим вторым входом с первымвыходом генератора тактовых импульсов, второй выход которого соединенс входом формирователя адреса, при этоМ входом и первым, вторым, третьим и четвертым выходами синхронизатора соответственно являются второй вход счетчика решений, второй выход генератора тактовых импульсов, выход формирователя адреса, выход блока сравнения и выход счетчика периодов наблюдений,На фиг. 1 приведена. структурная электрическая схема предлагаемого устройства; на фиг. 2 - структурная электрическая схема вычислителя ранга; на фиг. 3 - структурная электрическая схема блока вычисления вероятности; на фиг. 4 - структурная электрическая схема накапливающего сумматора; на фиг. 5 - структурная элект , рическая схема решающего блока; на фиг. 6 - структурная электрическая схема блока коррекции; на фиг. 7 структурная электрическая схема синхронизатора; на фиг. 8 - эпюры, поясняющие работу синхронизатора.Ранговый обнаружитель сигналов содержит согласованный фильтр 1, первый детектор 2, многоотводную линию 3 задержки, первый вычислитель 4 ранга, генератор 5 ожидаемого сигнала, сумматор 6, второй детектор 7, второй вычислитель 8 ранга, блок 9 вычисления вероятности, вычитатель 10, накапливающий сумматор 11, пере- множитель 12, решающий блок 13, первый и второй дополнительные сумматоры 14 и 15, блок 16 коррекции, синхронизатор 17. Первый и второй вычислители 4 и 8 ранга содержат М компараторов 18 и сумматор 19, блок 9 вычисления вероятности содержит делитель 20 на два, К-разрядный регистр 21 сдвига, первый сумматор 22, первый блок 23 вычитания, второй сумматор 24, делитель 25 на К, второй блок 26 вычитания, делитель 27 на и, третий сумматор 28, М-разрядный регистр .29 сдвига, накапливающий сум- матор 11 содержит сумматор 30 и блок 31 памяти, решающий блок 13 содержит первый пороговый блок 32, второй пороговый блок 33, и элемент ИЛИ 34, блок 16 коррекции содержит делитель 35, первый перемножитедь 36, (М+1)- разрядный регистр 37 сдвига, счетчик 38 и второй перемножитель 39, синхронизатор 17 содержит счетчик 40 периодов наблюдений, формирователь 41 адреса, генератор 42 тактовых импульсов, счетчик 43 решений и блок 44 сравнения.Ранговый обнаружитель сигналов работает следующим образом.Исследуемый процесс после .оптимальной фильтрации в согласованном фильтре 1 и детектирования в первом детекторе 2 поступает на первый вычислитель 4 ранга и многоотводнуюозначает усреднение по каналам дальности и периодам наблюдений) . При неискаженной опорной выборке величина К проходит через второй сумматор 15 беэ изменения и попадает на вто 50 рой вход перемножителя 12. На выходеперемножителя 12 получаем (индексы Р и К опускаем) и г .+ОМ2= а 8=(- ЫД)Величина 2 и сравнивается в решающем блоке 13 с двумя порогами, установленными по заданным вероятностям ошибок по последовательному правилу,В случае обнаружения сигналов с второго выхода решающего блока 13 на первый вход блока 16 коррекции поступают импульсы обнаружения, указывающие на необходимость введения 60 65 линию 3 задержки. Первый вычислитель4 ранга производит вычисление рангасигнала исследуемого канала относительно отсчетов М предыдущих .каналов. Ранг г" и-го периода наблю дения, (Р + К)-го канала дальности(поступает на второй вход вычитателя10, на первый вычитающий вход которого подается величина 0,5 (г ф ++ М/2) с первого выхода блока 9 вы числения вероятности, где гявляется оценкой среднего зйаченияранга в Р-ом канале дальности дляслучая присутствия в нем ожидаемогосигнала. Эта оценка производится 15 в блоке 9 вычисления вероятности путем усреднения рангов каналов гв которых присутствует расчетныйсигнал ( 1 = Г, ), ло К предыдущимэлементам дальности. Значения ранговканалов г вычисляются во второмвычислителе 8 ранга.С выхода вычитателя 10 результатов вычитанияЯ= г" - 0 5(г 1 + М/2)поступает в накапливающий сумматор11, где складывается с суммой ранеезаписанных величин 5за (и) преЕ+кдыдущих периодов наблюдений, Из накапливающего сумматора 11 сумма1 и Рф5 =.5 поступает на первыйпсумматор 14. В случае неискаженнойспорной помеховой выборки, т.е. приналичии в ней только помеховых от счетовод сумма 8 и поступает черезпервый сумматор 14 на перемножитель12 не изменяя своей величины (второе слагаемое-поправка равно нулю).С второго выхода блока 9 вычисления 40 вероятности на первый вход второгодополнительного сумматора 15 поступает величина й = г - М/2, гдег- оценка среднего значения ранга исследуемого канала (для случаяприсутствия в нем сигнала) за всепредыдущие периоды наблюдения ("="коррекции в М последующих вычислениях 2. Из блока 16 коррекции на вторые входы первого 14 и второго 15 сумматоров поступают соответственно значения поправок д К(д) и дЯ(Л) к сомножителям Й и Э, где Ъ - число сигналов, попавших в опорную выборку. В реэультатЬ на выходе первмножителя 12 образуется скорректированное значение Е ф= (й + ь й) (5 м +ЛЯ Нетрудно показать, что ьй = Л 1/2, а ьЯ =3 и/4. При принятии какого либо терминального реиения (об обнаружении или необнаружении сигнала) на первом выходе реиающего блока 13 появляются импульсы принятия реие ния, которые поступают в синхрониэа" тор 17. После принятия решения во всех анализируемых каналах с второго выхода синхронизатора 17 на второй вход накапливающего сумматора 11 20 поступает импульс очистки и установки в исходное состояние, С третьего выхода синхронизатора 17 в накапливающий сумматор 11 в процессе работы поступают сигналы синхронизации 25 в соответствии с анализируемыми каналами. С первого выхода синхронизатора 17 на вторые входы блока 9 вы" числения вероятности и блока 16 кор" рекции поступает информация о номере текущего периода наблюдения и, а с четвертого выхода синхронизатора 17 на эти же блоки поступают тактовые импульсы сдвига с периодом, равным одному элементу разрешения во времени (Фиг. 8 эпюра В).1.Первый вычислитель 4 ранга (фиг.2) работает следующим образом.Поступающий на его М+1-й вход исследуемый сигнал сравнивается 40 в М компараторах 18 с опорными по- меховыми отсчетами, поступающими на первые входы компараторов 18 с соответствующих выходов линии 3 задержки. Превышение сигналом помехи вызывает появление на выходах соответствующих компараторов 18уров нейюгической "1", непревышение индицируется логическим нулем. Результаты сравнения поступают на соответствующие из М входов сумматора 19, который суммирует их. В результате на выходе сумматора 19 появляется значение ранга исследуемого сигнала, выраженное в двоичном цифровом коде, Таким образом, вычислитель 4 ранга вычисляет ранг исследуемого сигнала и осуществляет переход от аналоговой Формы отображения информации к цифровой.Второй вычислитель 8 ранга имеет 60 точно такую же структуру как и первый и работает аналогичным образом.Блок 9 вычисления вероятности (фиг. 31 работает следующим образом. На вход К-разрядного.регистра 21 65 сдвига поступает ранг г канала, в котором присутствует смесь ожидаемого сигнала с действующей помехой, с выхода второго вычислителя 8 ранга. С приходом на второй вход блока 9 вычисления вероятности импульса сдвига (период следования которого равен длительности,интервала разрешения) ранг гзаписывается в пер-вые ячейки К-разрядного регистра 21, сдвига. Через К тактовых импульсов в регистре окажутся записаннымй величины г г ;,т 1;Е, Е+1 Всоответствующие К последним элементам дальности, которые суммируются в сумматоре 24 и делятся на число К в делителе 25, на выходе которого величина- 1 ф 1Кравная среднему значению г, эа К последних элементов разрешения, является оценкой среднего значения ранга смеси сигнала с помехой в данном периоде наблюдений,После сложения в сумматоре 22 с М/2 и деления полученного результата в делителе 20 на два величина-Е+с М0,5(г 1+ ) поступает на второйвыход блока 9 вычисления вероятностиВеличина гвычисляется по рекуррентному правилу для среднего значения и равнапричем среднее значение ранга эа предыдущие ипериод хранится в Я-разрядном регистре 29 сдвига, имеющем число ячеек И, равное числу элементов разрешения всего устройства.Второй блок 26 вычитания осуществляет вычитание иэ г+ постоянного числа М/2 и, таким образом, на первом выходе блока 9 вычисления вероятности появляется величина т - М/2, используемая как и величина(фиг. 4) работает следующим образом.С выхода вычитателя 10 результатвычитания5= " 0,5 (Р М/2)поступает на первый вход сумматора30, на второй вход которого иэ блока31 памяти поступает сумма ранеезаписанных величин Яф эа (и.)предыдущих периодов наблюдений всоответствующем канале. Результирующая сумма с выхода сумматора 30 поступает далее на первый сумматор 12, а также запоминается в блоке 31 памяти. Второй и третий входы блока 31 памяти являются соответственно входом сброса и адресным входом блока памяти.Решающий блок 13 (фиг. 5) работает следующим образом. Поступающая на его вход статистика 1сравнивается в первом и втором пороговых блоках 32 и 33 с порогами А и В, соответственно. Если выполняется одно из соотношений 2, й или Еп 4 В, то на выходах соотнетстнующих пороговых блоков появляются логические "1" (считаем, что второй пороговый блок 33 имеет инверсный , выход), Появление уровня логической "1" на выходе кэ любого пороговых блоков приводит к появлению уровня логической единицы на выходе элемента ИЛИ 34, что означает принятие решения. Принципиально на первом и второмвыходах решающего блока, соответственно, возможны следующие состояния:0 О - решение не принято;1 0 - принято решение об отсутствии сигнала;1 1 - принято решение о наличиисигнала. Блок 16 коррекции (фкг. 6) работает следующим образом. На первый вход (М+1)-разрядного регистра 37 сдвига и второй вход счетчика 38 поступают импульсы, соответствующие обнаружению сигнала. Счетчик 38 подсчитывает число обнаружений Ъ, которое поступает соответственно на второй и первый нходы первого и второго Зб и 39 дополнительных веремножктелей. На первый вход первого перемножитедя 36 подается значение текущего числа периода испытаний, поделенное в делителе 35 на 4, т.е. и/4, а на второй вход второго перемножктеля 39 подается число 1/2. На выходах первого и второго перемножителей Зб и 39 обраэонываются соответствующие значения поправок дал к ьК. Сдвиг информации в (М+ 1)-разрядном регистре 37 сдвига осуществляется синхронно с прохождением исследуемых каналов импульсами, поступающими с синхронизатора 17 на тактовый вход регистра 37. В конечном счете импульсы обнаруже" нкя попадают в (М+1)-ю ячейку регистра 37 сдвига, что означает выход соответствующего искажающего сигнала иэ опорной выборки, Импульс с (М+1)-й ячейки регистра 37 сдвига попадает на первый (реверсивный) вход счетчика 38 и уменьшает величину л на 1, что соответственно уменьшает коррек Формула изобретения 1. Рангоный обнаружитель сигналов, содержащий последовательно включенные согласованный Фильтр, первый детектор, многоотводную линию за 5 10 5 20 25 ЗО 35 40 45 50 55 тируюшие поправки. Очевидно, что при л: 0 поправки будут нулевыми.Синхронизатор 17 (фиг. 7) работает следующим образом. Со нттрого выхода генератора 42 тактовых импульсов поступают импульсы, период следования которых равен длительности интервала разрешения (эпюра В Фиг.8). Эти импульсы поступают с первого выхода синхронизатора 17 на блоки 9 и 16 вычисления вероятности и коррекции, осуществляя синхронизацию содержащихся в них сдвиговых регистров, к на вход формирователя 41 ад-, реса, вызывая изменение числа в дноичном коде на его выходе, соответствующее определенному адресу в блоке памяти накапливающего сум 1 атора 11. С перного выхода генератора 42 тактовых импульсов на второй вход счетчика 40 периодоа наблюдений и на первый вход (нход сброса) счетчика 43 решений поступают импульсы, период следования которых равен периоду наблюдений (зпюра А, Фиг. 8), Счетчик 40 периодов наблюдений производит подсчет числа импульсов и выдает соответствующую информацию на четвертый вьиод синхронизатора. С входа синхронизатора на второй вход счет" чика 43 решений с выхода решающего блока 13 поступают импульсы, число которых за период наблюдения равно числу принятых решений. После окоича" ния каждого периода наблюдения счетчик 43 решений обнуляется задним фронтом импульса, поступающего на первый вход счетчика 43 решений, Подсчитанное число решений поступает на первый вход блока 44 сравнения, на нторой вход которого подается константа, равная числу исследуемых каналон, Если число решений равно числу каналов, то на выходе блока 44 сравнения появляется импульс, обнуляющкй счетчик 40 периодон наблюдений. Этот же импульс поступает на третий ныход синхронизатора 17, являющийся выходом обнуления устройства.Предлагаемое устройство по сравнению с известным обеспечивает увеличение вероятности правильного обнаружения при наличии нескольккх сигналов в пределах опорной выборки, Это увеличение при наличии сигнала в одном соседнем, в пределах опорной выборки, канала составляет от 8 до 4 ЦЪ н зависимости от ичтенсизности сигнала н исследуемом канале, 970291держки, М отводов которой соединеныс соответствующими М входами первоговычислителя ранга, (И+1)-й входкоторого соединен с выходом первогодетектора, последовательно включенные генератор ожидаемого сигнала, 5сумматор и второй детектор, последовательно включенные второй вычислитель ранга, блок вычисления вероятности, вычитатель и накапливающийсумматор и последовательно включен Оные перемножитель и решающий блок,при этом выход согласованного фильтра соединен с вторым входом сумматора, И входов второго вычислителяранга соединены с соответствующимиМ выходами многоотводной линии задержки, а (М+1)-й вход с выходом второго детектора, выход первого вычислителя ранга соединен с вторым входом вычитателя, о т л и ч а ю щ и йс я тем, что, с целью увеличениявероятности правильного обнаружения при наличии нескольких сигналовв пределах опорной выборки, введеныпервый и второй дополнительные сумматоры, блок коррекции и синхронизатор, при этом выход накапливающегосумматора соединен с первым входомпервого дополнительного сумматора,второй вход которого подключен кпервомУ выходу блока коррекции, выход ЗОпервого дополнительного сумматорасоединен с первым входом перемножителя, второй вход которого черезвторой дополнительный сумматор подключен к второму выходу блока вычисления вероятности, второй выход блока коррекции подключен к второмувходу второго дополнительного сумматора, вход синхронизатора и первыйвход блока коррекции подключены соответственно к первому и второму выходам решающего блока, вторые входыблоков вычисления вероятности и коррекции объединены и подключены к первому выходу синхронизатора, второй 45и третий выходы которого соединеныс одноименными входами накапливающего сумматоРа, а четвертый выходсинхронизатора соединен с третьимивходами блоков вычисления вероятности и коррекции.2. Обнаружитель сигналов по п. 1о т л и ч а ю "щ и й с я тем, чтовычислитель ранга содержит М компараторов, выходы которых соединеныс соответствующими из М входов сумматора, при этом М входами, (М+1)-мвходом и выходом вычислителя рангасоответственно являются первые входыМ .компараторов, соединенные междусобой вторые входы М компараторов ивыход сумматора,3, Обнаружитель сигналов по п, 1,о т л и ч а ю щ и й с я тем, чтоблок вычисления вероятности содержитделитель на два, К-разрядный регистр 65 сдвига, первый сумматор, первый блок вычитания, последовательно соединенные второй сумматор, делитель на К, второй бпок вычитания, делитель на п, третий сумматор и Я-разрядный регистр сдвига, при этом каждый из К выходов К-разрядного регистра сдвига соединен с соответствующим входом второго сумматора, выход И-го разряда И-разрядного регистра сдвига соединен с вторыми входами второго блока вычитания и третьего сумматора, первый вход первого блока вычитания подключен к выходу первого разряда И-Разрядного регистра сдвига, первый вход и выход первого сумматора соответственно подключены к второму выходу делителя на К и входу делителя на два, вторые входы первого сумма ф тора и первого блока вычитания являются входами сигналов коэффициентов, тактовые входы К и И-разрядных регистров сдвига соединены между собой, а первым, вторым и третьим входами и первым и вторым выходами блока вычисления вероятности являются соответственно информационный вход К-разрядного регистра сдвига, объединенные тактовые входы К и Й- разрядных регистров сдвига и второй вход делителя на и и выходы первого блока вычитания и делителя на два.4. Обнаружитель сигналов по и. 1, о т л и ч а ю щ и й с я тем, что накапливающий сумматор содержит последовательно включенные сумматор и блок памяти, выход которого соединен с вторым входом сумматора, при этом первым, вторым и третьим входами и выходом накапливающего сумматора соответственно являются второй вход сумматора, второй и третий входы блока памяти и выход сумматора.5. Обнаружитель сигналов по и. 1, о т л и ч а ю щ и й с я тем, что решающий блок содержит первый пороговый блок и последовательно соединенные второй пороговый блок и элемент ИЛИ, второй вход которого подключен к выходу первого порогового блока, входы первого и второго пороговых блоков объединены и являются входом решающего блока, а выходы элемента ИЛИ и первого порогового блока являются соответственно первым и вторым выходами решающего блока.б. Обнаружитель сигналов по п. 1, о т л и ч а ю щ и й с я тем, что блок коррекции содержит последовательно соединенные делитель и первый перемножитель, а также последовательно соединенные (И+1) -разрядный регистр сдвига, счетчик и второй перемножи-тель, при этом первый вход (М+1) - разрядного регистра сдвига соединен с вторым входом счетчика, выход которого соединен с вторым входомпервого перемножителя, причем информационный и тактовый входы М+1)- разрядного регистра сдвига и вход делителя являются соответственно первым, вторым и третьим входами блока коррекции, первым и вторым выходами которого соответственно являются выходы первого и второго перемножителей.7. Обнаружитель сигналов по п. 1, о т л и ч а ю ш и й с я тем, что синхронизатор содержит формирователь адреса и последовательно включенные генератор тактовых импульсов, счет 1 чик решений, блок сравнения и счетчик периодов наблюдений, соединенный своим вторым входом с первым выходом генератора тактовых импульсов, второй выход которого соединен с входом формирователя адреса, при этом входом и первым, вторым, третьим и четвер тым выходами синхронизатора соответственно являются второй вход счетчика решений, второй выход генератора тактовых импульсов, выход формирователя адреса, выход блока сравнения 10 и выход счетчика периодов наблюдений.Источники информации,принятые во внимание при экспертизе1. Авторское свидетельство СССРР 566218, кл. С 01 Б 7/30, 1975 (прототип) .