Устройство для обмена данными в распределенной вычислительной системе

(19) Ш) О 382 ОПИСАНИЕ ИЗОБРЕТ оь(57) Изоб лительной ение хник относится к вычиси может найти при оении высокопроизлительных систем, ных и конвейерных менение при по водительныхвекторных,ыч ри ОСУДАРСТВЕННЫЙ КОМИТЕТО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМРИ ГКНТ СССР К А ВТОРСНОМУ СВИДЕТЕЛЬСГВ,(51)5 С 06 Р 13/00, 15/1 процессоров. Цель изобретения - рас-,ширение области применения за счетобеспечения возможности обмена информацией в матричной распределенной вычислительной системе по двум направлениям. Для этого в устройство дополнительно введены блок 2выбора канала, мультиплексор 7 и демультиплексор 9, Введение указанныхэлементов и порожденных ими связейпозволяет организовать вертикальный и горизонтальный конвейеры в матричной вычислительной системе,чтов сочетании с циклической организацией данных конвейеров позволяет обеспечить эффективный, в смысле аппаратурных затрат, обмен данными между всеми элементами матричной вычислительной системы. 7 ил.Подписное КНТ СС ытия 4/5 изводственно-издательский комбинат "Патент", г. Ужгород, ул. Гагарина, 10. Тираж 58 рственного комитета по 113035, Москва, ЖЗаказ 2014ВЦИИПИ ГосУ ВРрщокаььиыиюиЮюер зобретениям и от Раушская наб.,30 Ф 6 Р басф ш - номер (код) модульногоустройства - приемника35 ш - номер (код) микропрограммы, которую должно выполнить устройство - приемник(начальный адрес микропрограммы);40Ф - знак сцепления.В свою очередь где 45 где ш и ш- соответственно кодыадресов местоположения устройства в матрице однотипных устройств распределенной системы,Каждому устройству, входящему в распределенную систему присваивается свой номер (идентификатор). Устройства, образующие систему, объединяются в двойную кольцевую систему по строке устройств системы и по столбцу устройств системы. Данная органиэация взаимодействия отдельных 50 55 Изобретение относится к вычислительной технике и может найти применение при построении высокопроизводительных вычислительных систем, мультипроцессоров с динамической архитектурой,микроконтроллеров с множествен. ным потоком команд управления при организации волновых, систолических, матричных и конвейерных процессов. 10Целью изобретения является расширение области применения устройства за счет обеспечения возможности обмена информацией в матричной распределенной вычислительной системе по двум направлениям,Микропрограмма, выполняемая устройством, состоит из двух подмножеств операционных микрокоманд (нанокоманд) М и М , причем И 0 М =ф . Первый 20 тип нанокоманд (М. ) предназначен для управления операцйонным блоком. Во . время выполнения микропрограммы устройство может выдавать на аналогичное устройство нанокоманды второго 25 типа (И), образующие подмножество нанокоманд передачи управленияФормат нанокоманды передачи управления представляется в виде устройств системы позволяет организоватьполный обмен между устройствами,Нанокоманда передачи управления сЦ-го устройства (д 1,ш, 1 = 1,п,где ш и и - соответственно число устройств в матрице по горизонтали ивертикали) поступает на (1+1)-е устройство, которое определяет, ему липредназначена информация. Определение принадлежности информации происходит путем сравнения кода устройства - приемника информации в нанокоманде передачи управления с кодом -идентификатором устройства. При несовпадении этих кодов поступившаяинформация отправляется по горизонтали к (1+2) 1-му устройству и такдалее до совпадения кодов по горизонтали, При совпадении горизонтальных кодов информация "отправляется"по вертикальному кольцу до совпадения кодов,При совпадении кодов и по горизонтали и по вертикали информация о номере микропрограммы заносится в буферный запоминающий блок. В данныйблок может заноситься управляющая информация как от устройств системы,так и от супервизорного блока (например, центрального процессора), Обработка информации из буферного запоминающего блока осуществляется поправилу: первым пришел - первым обслужен (организация типа Г 1 РО),На фиг.1 представлена функциональная схема устройства для обмена данными в распределенной вычислительной системе; на фиг.2 - функциональная схема блока выбора канала(БВК); на фиг.З - функциональная схема буферного запоминающего блока; нафиг.4 - функциональная схема блокасинхронизации. (БС); на фиг.5 - функциональная схема мультиплексора логических условий; на фиг.б - форматы микрокоманд, хранимых в блокепамяти микрокоманд; на фиг.7 - пример организации распределеннойуправляющей системы, построенной наоснове однотипных устройств.. Устройство для обмена данными враспределенной вычислительной системе (фиг.1) содержит блок 1 памяти микрокоманд, блок 2 выбора канала, буферный запоминающий блок 3,блок 4 синхронизации с выходами 4.14.5, регистр 5 адреса, регистр 60382 5 158микрокоманд с полями кода проверяе,мого логического условия 6.1, модифицируемого разряда адреса 6.2 с полем немодифицируемых разрядов адреса 6. 3, операционным полем 6. 4, а такжес полями признака передачи управления6.5 и признака конца микропрограммы 6,6, мультиплексор 7, мультиплексор 8 логических условий, демультиплексор 9,. коммутатор 10 адреса,вход логических условий 11 устройства, первый 12, второй 13 и третий 14 информационные входы устройства, управляющий вход 15 устройства, операционный выход 16,1 устройства, второй выход 16.2 демультиплексора, первый 17 и второй 18 информационные выходы устройства.Кроме того, устройство содержит(фиг.1) третий информационный 19 иуправляющий 19.1 выходы блока 2 выбора канала, информационный 20 и управляющий 21 вьходы буферного запоминающего блока.Блок 2 выбора канала (фиг.2) содержит первый 22, второй 23 и третий24 буферные запоминающие блоки, блок25 памяти константы с полями 25.1 и25.2, определяющими составной кодместоположения устройства для обмена данными в распределенной системе по горизонтали и вертикали, демультиплексор 26, регистр 27 команд,счетчик 28, блок 29 элементов ИЛИ,первый ЗО и второй 31 дешифраторы,первую 32 и вторую 33 схемы сравнения, элемент И 34, элемент ИЛИ 35 иэлемент 36 задержкиКроме того,устройство содержит (Фиг.2) управляющиевходы 37-39 соответствующих буферных запоминающих блоков 22-24.Буферный запоминающий блок 3 ипервый-третий буферные запоминающиеблоки блока 2 выбора канала (фиг.3)содержат блок регистров 40,1-40.М(где И - глубина очереди), блок информационных коммутаторов 4 11-41,Ипервый 42 и второй И 43 блокиэлементов, блок синхронизирующих коммутаторов 44.1-44,М, третий блок элементов И 45.1-45.И, элемент И 46,блок элементов ИЛИ 47.1-47,М,. одновибратор 48 и синхронизирующий вход 49.Блок 4 синхронизации (фиг.4) содержит триггер 50 запуска, генератор51 тактовых импульсов, счетчик 52,дешифратор 53, первый 54 и второй 55элементы И,Мультиплексор 8 логических условий (фнг,5) содержит мультиплексор56 и элемент ИШ 1 57,5Назначение основных блоков и эле-ментов устройства заключается в следующем.Блок 1 памяти микрокоманд предназначен для хранения множества микро омандБлок 2 выбора канала предназначендля анализа поступившей информации сцелью определения направления дальнейшей передачи в одном из трех направлений: на обработку данному устройству, для транзитной передачи вкольце устройств передачи по горизонтали, для транзитной передачи в кольце устройств по вертикали.20 Буферный запоминающий блок 3 предназначен для хранения кодов (номеров) микропрограмм, поступивших дляобслуживания данным устройством.Блок 4 синхронизации предназначен25 для синхронизации работы устройства,Мультиплексор 7 предназначендля коммутации поступивших на обслуживание запросов от супервизорногоустройства или от одного из двух30 направлений (горизонтального или вертикального)демультиплексор 9 предназначен длякоммутации нанокоманды для управления операционным блоком и для выдачи нанокоманды передачи управления.35Назначение основных элементов блока выбора канала (Фиг.2) заключается в следующем.Первый-третий буферные запоминаю 4 О щие блоки 22-24 предназначены длявременного хранения поступивших дляанализа сообщений от собственного устройства. и от соседних слева и снизу модульных устройств матрицы, обра зующих соответственно горизонтальныйи вертикальный конвейеры (фиг.7).Блок 25 памяти константы предназначен для хранения кода, идентифицирующего местоположение устройства в матрице устройств для обмена данными. враспределенной вычислительной системе.Блок элементов ИЛИ 29 предназначендля хранения передачи хранимых в блоках 22-24 сообщений для их анализапринадлежности информации на первой32 и второй 33 схемах сравнения.Счетчик 23, дешифратор 30 и элемент И 34 предназначены для органи1580382 20 7зации опроса и считывания информации из буферных запоминающих блоков22-24,Демультиплексор 26 предназначендля коммутации сообщения после егоанализа из трех направлений: либо собственному устройству, либо в горизонтальный, либо вертикальный конвейеры.Регистр 27 команд и элемент 36задержки предназначены для. синхроннойвыдачи команд в одно из трех направлений передачи информации.Устройство для. обмена данными в. Распределенной вычислительной си- .стеме может функционировать в двухрежимах в режиме реализации собственных микропрограмм или в режимеприема и обработки команд.Перед началом работы элементыпамяти устройства находятся в нулевом состоянии (за исключением разряда регистра 6 микрокоманд, поле 6.6которого определяет признак концамикропрограммы (фиг,1). 25. Микропрограммное устройство начинает работу путем подачи импульсовзапуска , на управляющий вход 15устройства, Первым импульсом г 1 триггер 50 запуска блока 4 синхрониза. ции (фиг.4) устанавливается в единичное состояние. Генератор 51 начинаетвырабатывать тактовые импульсы, которые поступают на счетный вход счетчика 52 и 7-вход дешифратора .53. Навыхбдах дешифратора 53 синхроимпуль 35сыпоступают на выход 4.1 блока 4синхронизации и подаются на синхровход регистра 5 адреса. С второговыхода дешифратора 53 синхроимпульсыС поступают на вход элемента И 55,закрытого нулевым сигналом с управляющего выхода 21 буферного запоминающего блока 3 (фиг.1, 3 и 4). С третьего выхода дешифратора 53 синхроимпульсыпоступают на вход закрыфтого единичным сигналом на выходеполя 6.6 регистра 6 микрокоманд элемента И 54. С четвертого выхода дешифратора 53 синхроимпульсыпроходят на выход 4.3 блока 4 синхронизации и далее на синхровход блока 2 выбора канала. Синхроимпульсыс пя того выхода,дешифратора 53 проходятна выход 4,4 блока 4 синхронизации идалее на второй вход синхронизацииблока 2 выбора канала и вход синхронизации буферного запоминающего блока 3 (фиг,1). Кроме того, синхроимпульсы ь переводят в нулевое состояние триггер"50, С приходом очередного импульса запуска С на вход115 цикл работы блока 4 синхронизацииповторяется,Устройство в режиме реализациисобственных микропрограмм начинаетработать прн поступлении кода операции с входа 14 на информационный входмультиплексора 7 (фиг.1), на управляющем входе которого находится нулевой потенциал. Этот сигнал поступаетс выхода 19.1 блока 2 выбора канала,элементы памяти которого находятсяв нулевом состоянии (фиг.2). Код операции с входа 14 поступает на информационный вход буферного запоминающего блока 3 и на вход блока коммутаторов 4 1,1-41.И, а также на входблока элементов И 42, Одновременноединичный сигнал с входа 49, ичформационного входа буферного запоминающего блока 3 устанавливаетсяна входах коммутаторов 44.1-44.М изакрывает элементы И 45,1-45,.Ииэлемент И 46, Нулевые потенциалы свыходов элементов И 45.1-45.Изапирают коммутаторы 44,1-44.И. Такимобразом, при поступлении первого синхроимпульса 6 с выхода 44 блока 4синхронизации последний проходит через открытый коммутатор 44,И на входсинхронизации регистра 40.И. Приэтом код операции заносится в регистр4 О.И, на информационные входы которого он проходит через открытый нулевым сигналом на выходе одновибратора 48 коммутатор 41,И. В результате на выходе элемента ИЛИ 47,Я появляется единичныйсигнал, которыйустанавливается на входах элементов И 45.1-45.М, открывает элементИ 46 и проходит на выход 21 буферного запоминающего блока 3,С выхода 21 буферного запоминающего блока 3 (фиг.1) единичный сигналпроходит на вход блока 4 синхронизации (фиг.4) и открывает элемент И 55для прохождения синхроимпульсовс второго выхода дешифратора 53 навыход 4.5 блока 4 синхронизации. Единичный сигнал с выхода поля 6.6 регистра 6 проходит через открытый элемент И 46 (фиг,3) и открывает блокэлементов И 43. При этом код операции с выходов регистра 40.Н проходитчерез блок элементов И 43 на выход 20буферного запоминающего блока 3. С+ +х г 1 9выхода 20 буферного запоминающего блока 3 код операции проходит через открытый единичным сигналом в поле 6,6 регистра 6 микрокоманд коммутатор 10 адреса на вход регистра 5 адреса (фиг.1). По синхроимпульсу С с выхода 4.1 блока 4 синхронизации код операции заносится в регистр 5 адреса. Начальный адрес микропрограммы с выхода регистра 5 адреса проходит на адресные входы блока 1 памяти микрокоманд. На выходах блока 1 памяти микрокоманд формируется первая микрокоманда. По синхроимпульсу ", с выхода 4,5 блока 4 синхронизации обнуляется. регистр 6 микрокоманд, В результате единичный сигнал с выхода поля 6.6 регистра 6 микрокоманд снимается. При этом открывается элемент И 54 (фиг.4) и синхроимпульсы 3+ проходят на выход 4,2 блока 4 синхронизации. Кроме того, закрывается элемент И 46 и на выходе одновибратора 48 (фиг.3) формируется единичный импульс. Этим, сигналом запирается блок элементов И 42 и блок коммутаторов 4.1-41.Ипо информационному входу буферного запоминающего блока 3, открывается блок коммутаторов 41,1-41.Нпо выходам соответствующих регистров 40.1 (1 = 1,И) и через открытый блок коммутаторов 44. 1-44,Н синхронизируются регистры 40,1-40.О. В результате происходит сдвиг информации на один регистр в буферном запоминающем блоке 3. По первому синхроимпульсу Я, с выхода 4,2 блока синхронизации микрокоманда формата А (фиг.б) заносится в регистр 6 микрокоманд.Поля 6.1-6.3 регистра 6 микрокоманд формируют адрес очередной микрокоманды с использованием мультиплексора 8 (фиг.5) логических условий, Мультиплексор 8 логических условий предназначен для формирования значения модифицируемого разряда адреса очередной микрокоманды и ре ализует логическую функцию вида у 1 ха + х 2 г+ хзг 2+ где у, - выходной сигнал мультиплексора 8 логических условий; ОФ Ю Х - КОНЪЮНКПИЯО О ОЦ, СО"ответствующая комбинациис выхода 6,1 кода логических условий, разрешающейпрохождение модифицируемого адресного разряда безизменений;хг = О О 2 О" О=ООО ОэО - Конъюнкциисоответствующие кодам, оп ределяющим прохождение навыход мультиплексора 8 одного из сигналов логическихусловий г г 2г 1 свхода 11 логических условий 20 устройства.Код проверяемого логического условия с выхода поля 6. 1 и модифицируемый разряд адреса с выхода поля6,2 регистра 6 совместно с логически ми условиями на входе 11 модульногоустройства поступают в мультиплексор8 логических условий (если микрокоманда является микрокомандой ветвления). С выхода последнегомодифициро ванный разряд адреса совместно с ад"ресом на выходе поля 6.3 регистра бмикрокоманд проходит через открытыйнулевым сигналом на выходе полн 6.6регистра 6 микрокоманд коммутатор 10 35адреса на входы регистра 5 адреса.Микрооперации с выходов поля 6,4регистра 6 микрокоманд по нулевомусигналу в поле 6,5 регистра 6 микрокоманд проходят через демультиплек сор 9 и поступают на выход 16.1 микроопераций.Далее после перезапуска синхроимпульсомпо входу 15 устройства поочередному синхроимпульсуадрес2 45 очередной микрокоманды заносится врегистр 5 адреса и работа устройстваповторяется. Если в процессе выполнения микропрограммы на вход 14 устройства поступают коды, операций, ко торце необходимо реализовать послевыполнения текущей микропрограммы, тоони записываются в порядке поступления в буферный запоминающий блок 3.Первый код операции заносится в ре 40 О Единичный сигнал с выхода элемента ИЛИ 47.0 проходит навыход 21 буферного запоминающего блока 3 (фиг.З), закрывает коммутатор44,0 и открывает элемент И 45,0-1,11 158 на выходе которого формируется единичный сигнал, Этот сигнал открывает коммутатор 44.Н.При поступлении очередного кода операции на вход буферного запоминаю-" щего блока 3 по синхроимпульсу Фа последний заносится в регистр 40,Ю"1. Остальные регистры буферного запоминающего блока 3 заполняются аналогично. Запись в регистр 40.1 происходит при наличии единичных сигналов со всех элементов ИЛИ 47,х+1 - 47.Н на входе элемента И 45.д и нулевого сигнала на выходе элемента ИЛИ 47 По окончании реализации микропрограммы в регистр 6 .микрокоманд заносится микрокомаяда Формата В (фиг,б). Единичный сигнал с выхода поля 6.6 регистра 6 микрокоманд переключает коммутатор 10 адреса на прием кода операции из буферного запоминающего блока 3, поступает на вход блока 4 синхронизации, запрещая Формирование синхроимпульсовна выходе 4,2 блока 4 синхронизации, и подается на вход считывания буферного запоминающего блока 3. При этом на информационном выходе 20 буферного запоминающего блока 3 Формируется очередной код операции, который проходит через коммутатор 10 адреса на вход регистра 5 адреса, По очередному синхроимпульсу 0 на выходе 4.1 блока 4 синхронизации код операции. заносится в регистр 5 адреса и работа устройства продолжается аналогично.Режим приема и обработки команд реализуется в модульном устройстве при поступлении команд формата Д на входы 12 и 13 устройства и при записи в регистр 6 микрокоманд микрокоманды формата С (Фиг.б). В последнем случае в поле 6.5 регистра б микро- команд появляется единичный сигнал, который поступает на управляющий вход демультиплексора 9. При этом команда формата Д с выходов поля 6.4 регистра 6 микрокоманд проходит через демультиплексор 9 на выход 16,2 ,и поступает на одноименный вход блока 2 выбора канала. Команды формата Д с входов 12 и 13 поступают на одноименные входы блока 2 выбора каналов. По синхроимпульсу С с выхода 4.3 блока 4 синхронизации команды с входов 12 и 13 и выхода 16.2 демультиплексора 9 заносятся в соответствующие .буферные запоминающие блоки 038212 22-24 блока 2 выбора каналов (фиг.2).Устройство и функционирование буферных запоминающих блоков 22-24 аналогично буферному запоминающему блоку 3 (фнг.3). В результате, на управляющих выходах соответствующихблоков 22-24 появляются единичныесигналы, которые формируют на выходеэлемента ИЛИ 35 единичный потенциал.Этот сигнал открывает элемент И 34.Одновременно в соответствии с нулевымкодом на выходе счетчика 28 единичныйсигнал .с выхода дешифратора 30 поступает на одноименный вход считывания буферного запоминающего блока 22,Команда с инФормационных выходов буферного запоминающего блока 22 проходит через блок элементов ИЛИ 29 и 20 поступает на информационный вход демультиплексора 26. Кроме того, горизонтальная составляющая адреса команда формата Д (фиг.7) поступает навход схемы 32 сравнения, на второй 25 вход которой поступает горизонтальный адрес устройства с выхода поля25.1, блока 25 памяти константы. Вертикальная составляющая поступает навход схемы 33 сравнения, на второйвход которой подается вертикальныйадрес устройства с выхода блока 25памяти константы. Если оба адресана схемах 32 и 33 сравнения совпали,то по сигналам на выходе дешифратора 31 демультиплексор 26 передаетподкоманды на вход регистра 27 команд,. Затем по задержанному элементом 36 задержки синхроимпульсукод команды заносится в поле регист ра 27 команд. Если совпадение происходит только по схеме 32 сравнения,то по сигналам дешнфратора 31 демультиплексор 26 передает код команды на вход регистра 27 команд, который заносится в поле регистра 27 команд. Если совпадение происходиттолько на схеме 33 сравнения, то команда заносится в поле регистра 27команд, Если совпадения адресов насхемах 32 и 33 сравнения не происходит,то код команды заносится в полерегистра 27 команд. Далее коды командс выходов полей регистра 27 командпроходят на выходы 17 и 18 модулясоответственно, Коды команд с выхода,поля регистра 27 команд проходят навыход 19 блока 2 выбора начала и по-ступают на одноименный вход мультиплексора 7. Управляющий разряд ко 13 158038манды с выхода 19.1 блока 2 выбора канала поступает на управляющий входмультиплексора 7, При этом код опе рации команды с выхода 19 блока 2выбора канала передается через мультиплексор 7 на информационный вход буФерного запоминающего блока 3, Посинхроимнульсу С .код операции зано 6сится в буферный запоминакиций блок3. По этому же синхроимпульсу в блоке 2 выбора канала увеличивается на(фиг.2). При этом на выходе дешифратора 30 формируется единичный сиг- )5нал, который разрешает выборку и анализ команды из буферного запоминающего блока 23. Далее после перезапуска по входу 15 синхроимпульсом С,по синхроимпульсу С 1 адрес очередноймирокоманды заносится в регистр 5 адреса, и работа устройства продолжается аналогично. Таким образом, приеми обработка команд происходит .одновременно с выполнением текущей микропрограммы,1Устройство завершает работу при окончании подачи синхроимпульсов Д на .вход 15 модульного устройства.При этом триггер 50 (фиг.4) остается в нулевом состоянии и генератор 51 прекращает формирование синхроимпульсов.формула изобретения35Устройство для обмена данными в распределенной вычислительной системе, содержащее коммутатор адреса, регистр адреса, блок памяти микрокоманд, регистр микрокоманд, мультиплексор логических условий, блок синхронизации и буферный запоминающий блок, причем первый вход блока синхронизации является управляющим входом устройства, первый и второй выходы блока синхронизации соединены с входами синхронизации регистра адреса и регистра микрокоманд, соответственно, третий и четвертый выходы блока синхронизации соединены с первым управляющим входом буферного запоминающего блока и входом установки поля регистра микрокоманд соответственно,55 первый и второй выходы регистра микрокоманд соединены с первым информационным входом и управляющим входом мультиплексора логических условий,14соответственно, второй информационный вход мультиплексора логических условий является входом логИческих условий устройства, выход мультиплексора логических условий и третий выход регистра микрокоманд соединены с первым и вторым информационными входами коммутатора адрес соответственно, выход коммутатора адреса соединен с информационным входом регистра адреса, выход которого соединен с адресным входом блока памяти микропрограмм, выход которого подключен к информационному входу регистра микро- команды, четвертый выход которого соединен .с управляющим входом комму-татора адреса, вторым входом блока синхронизации и вторым управляющим входом буферного запоминающего блока, управляющий выход которого подключен к третьему входу блока синхронизации, информационный выход буферного запоминающего блока соединен с третьим информационным входом коммутатора адреса, о т л и ч а ю щ е е с я тем, что, с целью расширения области применения за счет обеспече - ния возможности обмена информацией в матричной распределенной вычислительной системе по двум направлениям, устройство содержит демультиплексор, мультиплексор и блок выбора канала,. причем пятый и шестой выходы регистра команды соединены с информационным и управляющим входами демультиплексора соответственно, первый выход демультиплексора является управляющим выходом устройства, второй выход демультиплексора соединен с первым информационным входом блока выбора канала, второй и третий информационные входы которого являются первым и вторым информацонными входами устройства соответственно, третий и пятый выходы блока синхронизации соединены с первым и вторым управляющими входами блока выбора канала соответственно, первый и второй информационные выходы блока выбора канала являются первым и вторым информационными выходами устройства соответственно, третий информа= ционный выход и управляющий выход блока выбора канала подключены к первому информационному входу и управляющему входу мультиплексора соответственно, второй информационный вход мультиплексора является третьим ин 15формационным входом устройства,выход мультиплексора соединен с ин 1580382 16 формационным входом буферного запоми нающего блока,.