Устройство для сопряжения источника и приемника информации

) Изобретени ьной технике 24-24(21) 4481375 (22) 06.09,8 (46) 23.07.9 (72) А,А.Лос и Г.М.Ладыги (53) 681,325 (56) Авторск В 1081639, к Бюл. Уутов, Р. зовано в системамежду источникамиформации. Цельюся повышение помсчет обеспеченияложных синхроимпсодержит блок па Кулиев 088.8)е свидетельствС 06 Г 13/00 СССР 1982 986 мации, регистр три триггера, два одновибрат элемент ИЛИ-НЕ мент НЕ. 2 ил,О вышение по-. обеспече х импульса обнулеибратором 19стробирукиций имся на стробируюй записи регистроткий подае ллельнды па щие ГОсудАРстВенный кОмитетПО ИЗОБ ЕТЕНИЯМ И ОТНРЫТИЯМПРИ ГКНТ СССР ОПИСАНИЕ И К АВТОРСКОМ,Ф СВИДЕ Авторское свидетельство С 1238093, кл. 6 06 Е 13/00,СТРОИСТВО ДЛЯ СОПРЯЖЕКА И ПРИЕМНИКА ИНФОРМАЦИИ Изобретение относится к вычислительной технике и может бытьиспользовано в системах обмена даннымимежду источниками и приемниками информации,Цель изобретения - .помехозащищенности за счетния аппаратной селекции ложных синроимпульсов.На фиг,1 представлена функциональная схема устройства; на фиг.2 - временная диаграмма его работы.Устройство содержит (фиг.1) блок1 памяти, регистр 2 информации,коммутатор 3, регистр 4 адреса, вход 5.данных, триггер 6, элемент И-ИЛИ 7,триггер 8, элемент 9 задержки, одновибратор 10, элемент И-НЕ 11, триг-,гер 12, вход 13 синхроимпульсов, элемент НЕ 14, элемент 15 задержки,элемент И-НЕ 16, элемент ИЛИ-НЕ 17,установочный вход 18, одновибратор относится к вычисли- и может быть испольх обмена даннымии приемниками инизобретения являетехозащищенности за аппаратной селекции ульсов. Устройство мяти, регистр инфордреса, коммутатор, а элемента задержки, а, два элемента И-ЧЕ элемент И-ИЛИ, эле 19, выход 20 и вход 21. Причем элемент 15 задержки состоит из диода 22 и конденсатора 23.Устройство работает следующим образом.В исходном состоянии от источника информации с последовательным обменом по входу 13 синхронизации подается сигнал нулевого уровня (логического нуля), информация на входе 5 данных произвольна, триггеры 6 и 8 обнулены, а триггер 12 установлен в единицу, поскольку на нулевые входы триггеров 6 и 8 и на единичный вход триггера 12 поступает сигнал нулевого уровня с выхода элемента И-НЕ 16.По заднему фронтуния по входу 18 одновформируется копульс, который тров 2 и 4. Во все разряды этих реги- стров, кроме первого (младшего) раз" ряда регистра 4, при этом записывается нулевая информация, поскольку на входах разрешения параллельной записи регистров 2 и 4 в это время держатся сигналы единичного уровня, поступаю щие с нулевых выходов соответственно триггеров 8 и 6. На информационных 1 р входах триггера 8 находятся сигналы нулевого уровня, запрещающие срабатывание триггера 8 по стробирующему входу. Логическая единица, записанная впервый разряд регистра 4 адреса по стробу параллельной записи, в дальнейшем,при последовательном .приеме информации используется как маркер, Под действием сигнала единичного уровня, снимаемого с нулевого 2 О выхода триггера 8, блок 1 находится в режиме записи информации по адресу, поступающему через коммутатор 3 с выходов регистра 4 адреса.Для записи информации в регистры 25 4 и 2 по входу 13 синхронизации передается пачка синхроимпульсов, число которых равно разрядности адресной и информационной частей принимаемого слова, вместе взятых (для 3 О примера, при 8-разрядном адресе и 16-разрядном информационном слове - 24 синхроимпульса).Под каждый синхроимпульс по входу 5 информации передается информация соответствующего разряда, которая записьгвается последовательным кодом в регистры 4 и 2. Подобная система передачи информации уязвима от помех по входу синхронизации, так как 4 О импульс помехи воспринимается как импульс синхронизации. Устройство решает задачу помехозащищенности в таких, системах обмена.Допустим, чтов период ожидания 45 приема по входу 13 синхронизации устройством бып принят импульс помехи (фиг,2). По переднему фронту импульса помехи триггеры б и 8 перейдут в единичное состояние, запрещая параллельный и разрешая последователь" ный ввод информации в регистры адреса 4 и информации 2, а также переводя блок 1 в режим считывания ин-, формации по адресам, поступающим через коммутатор 3 с адресного вхо- да 21. По заднему фронту импульса помехи информация, которая была в этот момент на входе 5 (логический ноль на временной диаграмме), будетпринята в перввгй разряд регистра 4адреса, а маркер из первого разрядапереместится во второй .разряд этогорегистра.По окончании импульса помехи выход элемента И-НЕ 16 не сможет принять состояние логического нуля дотех пор, пока конденсатор 23 входнымвытекающим током не будет заряжен донапряжения, соответствующего уровнюсрабатывания элемента И-НЕ 16.Дальнейшая работа устройства будет зависеть от того, через какой интервал времени придет следующий импульспо входу 13 синхронизации. Если этотинтервал времени превысит время заряда конденсатора 23 до напряжения,соответствующего уровню срабатывания элемента И-НЕ 16, что практически всегда выполняется при приемеимпульсов помех, то устройство будетвозвращено в исходное состояние нулевым уровнем сигнала с выхода элемента И-НЕ 16 и стробирующим импульсом с выхода одновибратора 19, формируемым по заднему фронту сигналас выхода элемента ИЛИ в17 (первыйодиночный импульс помехи на временной диаграмме). Если же интервал времени между импульсами не превыситвремя заряда конденсатора 23 да напряжения, соответствующего уровнюсрабатыванияэлемента И-НЕ 16,то будет принята информация, по следующему импульсу помехи, поступившему повходу 13 (второй и третий импульсыпомехи, следующие один за другим навременной диаграмме), а конденсатор23 за время действия импульса разрядится до нулевого уровня через диод22 и выход элемента НЕ 14, По заднему фронту 3-го импульса помехи маркер перепишется в третий разряд регистра 4 адреса. По окончании третьего импульса помехи конденсатор 23будет заряжаться, сработает элементИ-НЕ 16 и устройство вновь возвратит-ся в исходное положение,Таким образом, регулируя выбором величины емкости конденсатора 23 время задержки заднего фронта импульса синхронизации, можно обеспечить как уверенный прием информации, стробируемой регулярно следующими импульса-. ми.,синхронизации, так и надежную очистку регистров 4 и 2 от ложной инфор5 10 15 20 25 30 5 158мации, стробируемой случайными импульсами помех.Прием информации происходит следующим образом,По переднему фронту первого.импульса синхронизации, поступившего:по входу 13,триггеры 6 и 8-.устанавливаются в единичное состояние, разрешая нулевым уровнем сигнала вторымразрешающим входам регистров 2 и 4последовательный прием информации,а также переводя блок 1 в режимсчитывания информации.По заднему фронту синхроимпульсоввходная информация будет последовательным кодом записываться в регистр4 адреса, а маркер перемещаться всторону старших разрядов (при при"еме старшими разрядами вперед). По8-му импульсу синхронизации черезэлемент И-ИЛИ 7 маркер запишется вдевятый разряд регистров (первыйразряд регистра 2 информации), чтоприведет к сбросу по стробирувщемувходу триггеров 6 и 12, и, следовательно, к запрету сигналом единичного уровня по второму разрешающемувходу последовательного приема информации в регистр 4 адреса. Этим жесигналом единичного уровня с нулевого выхода триггера 6 будет разрешен через элемент. И-ИЛИ 7 прием информации по входу 5 непосредственнов регистр 2 информации.По заднему фронту 23-го синхроимпульса маркер, т.е. сигнал единичного уровня, поступит на первый информационный вход триггера 8, подготавливая условия для сброса этоготриггера по заднему фронту 24-го синхроимпульса. Срабатывание триггера8 приведет к запрету последовательного приема информации в .регистр 2,обеспечит через коммутатор 3 подключение выходов регистра 4 адресак адресным входам блока 1, переведетблок 1 в режим записи информации,приэтом с задержкой, обусловленной элементом 9 задержки, по переднему фронту сигнала с выхода этого элементаодновибратором 10 будет сформированстробирующий импульс для записи информации в блок 1, по заднему фронтукоторого содержимое регистра 2.информации будет записано в соответствующую принятому адресу ячейку блока 1.Так как интервал времени междупачками синхроимпульсов больше ин 0383 6 тервала времени между синхроимпульсами в пачке, то по окончании пачки синхроимпульсов конденоатор 23 за 1рядится до напряжения, соответствующего уровню срабатывания элемента" ЭИ-НЕ 16, при срабатывании которого примут исходное состояние триггеры 6 и 8, а одновибратором 19 будет сформирован стробирующий импульс записи исходного состояния в регистры адреса 4 и информации 2.Следует отметить, что задержка сигнала элементом 9 задержки должна быть меньше задержки срабатывания элемента И-НЕ 16 по .заднему фронту импульса синхронизации, что необходимо для того, чтобы успеть записать информацию из регистра 2 в блок 1 до, установки регистра 2 в исходное состояние. С момента установки исходного состояния устройство готово к приему следующего слова. Таким образом, устройство по отношению к известному обладает повышенной надежностью за счет улучшения помехозащищенности канала последовательной передачи, а использование маркера позволяет отказаться от счетчика синхроимлульсов в схеме формирования адреса блока Формула изобретения 35Устройство для сопряжения источника и приемника информации, содержащее блок памяти, регистр информации,регистр адреса, коммутатор, два од новибратора, два элемента задержки,элемент ИЛИ-НЕ,элемент НЕ,элементИ-ИЛИ,причем первая группа информационных входов коммутатора и, группа информационных выходов блока 45 памяти образуют группу входов и выходов устройства для подключениясоответственно к группе адресных выходов и к группе информационных входовприемника информации, при этом группа информационных выходов регистраадреса соединена с второй группой.информационных входов коммутатора,группа информационных выходов которого соединена с группой адресныхвходов блока памяти, группа информационных входов которого соединена сгруппой информационных выходов регистра информации, о т л и ч а ю -щ е е с я тем, что, с целью повьппе 1580383ния помехозащищенности за счет обеспечения аппаратной селекции ложных синхроимпульсов, в устройство. введены три триггера и два элемента И-НЕ, причем первый разрешающий вход регистра адреса соединен с первым входом элемента И-ИЛИ и является входом устройства для подключения,к информационному выходу источника информации, вход элемента НЕ соединен с первыми синхровходами регистра информации, регистра адреса, с синхровходом первоготриггера, с первым входом первого элемента И-НЕ и является входом устройства для подключения к синхровыходу источника информации, первый вход элемента ИЛИ-НЕ является входом устройства для подключения к установочному выходу источника информации, при этом выход элемента НЕ со- Ьединен с первым входом второго элемента И-НЕ и с входом первого элемента задержки, выход которого соединен с вторым входом второго элемента И-НЕ, выход которого соединен с нулевыми входами первого, второго триггеров, с ециничным входом третьего ;триггера и с вторым входом элементаИЛИ-НЕ; выход которого соединен с входом запуска первого одновибратора, выход которого соединен с вторым . синхровходом регистра адреса и с вторым синхровходом регистра информации,первый разрешающий вход которого соединен с выходом элемента И ИЛИ, второй вход которого соединен с нулевым выходом второго триггера, с вторым разрешающим входом и смладшим разрядам группы информационных входов регистра адреса, старший 5разряд группы информационных выходовкоторого соединен с третьим входомэлемента И-ИЛИ, четвертый вход которого соединен с единичным выходомвторого триггера, единичный входкоторого соединен с единичным входом первого триггера и с выходом пер"вого элемента И-НЕ, второй вход которого соединен с единичным выходомтретьего триггера,синхровход которого соединен с синхровходом второго триггера и с младшим разрядомгруппы информационных выходов регистра информации, старший разряд группы информационных выходов которогосоединен с первым информационным вы,ходом первого триггера, нулевойвыход которого соединен с вторым разрешающим входом регистраинформации, с, управляющим входом 25 коммутатора,с входом записи-чтенияблока памяти и с входом элемента задержки, выход которого соединен сЬвходом запуске второго одновибратора,выход которого соединен с синхровходом блока памяти, информационныевходы второго, третьего триггеров,второй информационный вход первоготриггера, информационный вход регистра информации и старшие разрядыгруппы информационных входов регистра адреса подключены .к нулевой шине устройства.