Буферное запоминающее устройство

ОП ИСАНИЕИЗОБРЕТЕНИЯ К АВТОРСКОМУ СВИДВПЛЬСТВУ Союэ СоветскихСоциалистицескихВеспубпин(и) 553679 61) Дополнительное к ает. сеид.ву22) Заявлено 28.01,76 121) 2319926/24 51) М. Кл,е 611 С 11/00 соединением заявкиПриоритетОпубликовано 05,04.77 Государственный номнтет Совете Инннстров СССР но делам нзобретеннй я втнрытнй. В. Сулимов, В, С. Голубев 1) Заявите 54) БУФЕРНОЕ ЗАПОМИНАЮЩЕЕ УСГРОЙСТ Из обре тенищих устройствИзвестны, 2.Одно из е относится ласти реждевре. то сокраи снижает минающих устройств к, накопитель, генеракации кодаацреса 1 известных за содержит рев рсивныи счетчи в, блок модиф льсо нетеле,дан яводь сив Х Хз Х а адресов, а значены у уг лн значения разрядов датчик рные запоминающие устройств Недостатком данного устройства являетсянадежная работа при передаче начальных и коных блоков информации, хранящейся в накопихарактеризующаяся либо перестановкой переных блоков (конечных - на место начальньлибо размножением ошибки.Из известных устройств наиболее близкимническим решением к данному изобретенщоляется буферное запоминающее устройство, сожащее датчики адресов записи и считывания, вхкоторых подключены к выходам блока управния, а выходы - ко.входам. накопителя, реверный счетчик, блок формирования сигнала занятоенакопителя 2 .В этом устройстве из - за сбоя реверсивсчетчика вырабатывается ложный сигнал о залонии накопителя, что приводит к искажению инфо мации, вводимои в накопитель, или к лменной блокировке ввода информации, Э щает эффективную емкость накопителянадежность устройства.Целью настоящего изобретения является ловы.шение надежности устройства.Поставленная цель достигается тем, что устрой.ство содержит блок сумматоров по модулю два, входы которого подключены к выходам датчика 10 адресов записи, а выходы - к одним входам блокаформирования сигнала занятости накопителя, лдругие входы которого соединены с выходами датчика%адресов считывания.При этом датчики адресов записи и считывания 15 целесообразно выполнить в виде регистров с линей.ной обратной связью.На фиг. 1 приведена блок-схема предложенногоустройства.На фиг, 2 показана схема, например, четырех- Я разрядного регистра сдвига с линейной обратнойсвязью, а на фиг. 3схема блока сумматоров по модулю два, обеспечивающего сдвиг кода адреса натри такта впередНа фиг.2 и 3 через Х 4 обо553679 Выход блока сумматоров Выходы датчика 3 У У У У Х1 Такты 0 1 0 0 1 1 О 1 О 1 1 1 0 1 О 910 0 13 14 15 (0) 16 (1 17 (2) 18 (3) 0 0 1 0 О 0 1 О,0 Уз, У - значения выходных сигналов блока сумматоров. Устройство содержит (см. фиг. 1) накопитель 1, датчики адресов считьвания 2 и записи 3,выполненные в виде регистров сдвига с линейной обратной связью (на фиг, 1 не показаны, см, фиг. 2), блок управления 4, блок сумматоров по модулю два 5 и блок 6 формирования сигнала занятости накопителя, Входы блока 5 подключены к выходам датчика адресов записи 3, а его выходы - к одним входам блока 6, друтие входы которого соединены с выхо. дами датчика адресов считывания 2. Датчики 2 и 3 содержат регистры сдвига 7 и сумматор 8 по моду. лю два. Нетрудно убедиться, что приведенная на фиг. 3 схема блока 5 сумматоров обеспечивает смещение на три такта вперед кода на его входе. При таком построении устройства блок 6 формирует сигнал анятости накопителя 1 при совпадении на его входах сигналов, поступающих с выхода датчика 2 адресов считывания и смещенного в блоке 5 на три такта вперед кода с датчика 3 адресов записи, что соответствует наличию в накоштеле 1 только двух свободных для записи информации адресов. 4Схема соединений в блоке сумматоров 5 (см, фиг, 3), обеспечивающая необходимый сдвиг адре. сов, определяется квадратной матрицей, строками которой являются последовательные состояния регистра сдвига с обратнойсвязью, причем первой строкой матрицы является состояние регистра, соответствующее необходимой величине смещения (в рассматриваемом примере величина смещения выбрана равной 3) от начального состояния регистра, имеющего вид: "ОООГСтолбцы этой матрицы (в таблице кодов адреса эта матрица выделена в квадрат) определяют схему соединений выходных цепей блока 5 с его входными цепями через сумматоры 9 (см. фиг. 3) по модулю два. Устройство работает следующим образом.Запись информации в накопитель 1 производится по адресу, соответствующему содержимому (ко.ду) датчика адреса записи 3, При этом код 3 измебб няется в результате сдвига его на один такт поддействием управляющего сигнала, поступающего изблока управления 4Считывание очередной информации иэ накопи.теля 1 производится по адресу, соответствующему 60 содержимому (коду) датчика адреса считывания 2,После считывания очередной информации код в датчике 2 изменяется в результате его сдвига на один такт под действием управляющего сигнала, поступающего иэ блока управления 4, Под действием сигналов из блока 4 датчики 2 и 3 последова. 6 тельно изменяют свои состояния.Чередование режимов записи и считывания мо. жет происходить по случайному закону, При этом возможен случай, когда режим записи является преобладающим по времени по сравнению с режи. 19 мом считывания, Это приводит к заполнению накопителя 1 и необходимости прекращения записи. Обычно сигнал о заполнении накопителя 1 вырабатыва. ется тогда, когда в нем имеется еще несколько свободных, не занятых вводимой информацией адресов, 15 чтобы учесть возможную задержку от момента выдачи сигнала занятости до момента прекращения ввода информации. В рассматриваемом устройстве сигнал о заполнении вырабатывается в результате сравнения кода в датчике 2 с кодом, формируемом 26 на выходе блока сумматоров 5, подключенному к датчику 3, При совпадении кодов блок 6 формирует сигнал о эалолнении, обеспечивающий прекраще.ние записи информации, Соответствующий выбор схемы подключения сумматоров 9 по модулю два б между входными и выходными цепями блока 5 обеспечивает как бы перенос (сдвиг) кода, посту.лающего на вход блока 5 с регистра сДвига с линейной обратной связью на нужное число тактов вперед, в пределах периода состояний указанногорегистра сдвига,Формула изобретения1. Буферное запоминающее устройство, содер. жащее датчики адресов записи и считывания, входЫ которых подключены к выходам блока управле. ния, а выходы - ко входам накопителя, блок формирования сигнала занятости накопителя, .ю т. л и ч а ю щ е е с я тем, что, с целью повышения надежности устройства, оно содержит блок сумматоров по модулю два, входы которого подключе. ны к выходам датчика адресов записи, а выходы - к одним входам блока формирования сигнала за нятости накопителя, другие входы которого соедИ- иены с выходами датчика адресов считывания.2, Устройство по п.1, о т л и ч а ю щ е е с я тем, что датчики адресов записи и считывания выполие. ны в виде регистров сдвига с линейной обратной связью.Источники информации, принятые во вниманиепри экспертизе:1, Авторское свидетельство Нф 371613,М.Кл 6 11 С 9/00, 1971.2. Авторское свидетельство Иф 427379,М,Кл б 11 С 11/00,1973.553679 Составитель В, РудаковТепрел И Астапов Редактор В. Трофимов Корректор А, Власенко Заказ 198/39 филиал ППП " Патагг ", г. Ужгород, ул. Проектная, 4 Тирам 729 Подписное ЦНИИПИ Государственного комитета Совета Министров СССР по делам изобретений и открытий 113035, Москва, Ж, Раушская наб., д. 4/5