Буферное запоминающее устройство

СОЮЗ СОВЕТСНИХСОЦИАЛИСТИЧЕСНИХРЕСПУБЛИК 11 С 11 0 Й НОМИТЕТ СССР РЕТЕНИЙ И ОТНРЫТИИГОСУДАРСТВ ПО ДЕЛАМ И ПИСАНИЕ ИЗОБРЕТЕН АВТОРСКОМУ СВИДЕТЕЛЬСТ(54) БУФЕРНОЕ ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО(57) Изобретение относится к областивычислительной техники и может бытьиспользовано в процессорах ЭВМ.Цель изобретения - повышение быстродействия устройства. Устройство содержит первыйи второй матричные накопители, служащие соответственнодля хранения данных и адресов буферной памяти, третий и четвертыйматричные накопители служащие соответственно для хранения данных,ЯО, 12495 4 и адресов буфернои сверхоперативной памяти, блоки сравнения, регистры адреса страницы, адреса столбцаи данных, мультиплексор, шифратор,блок управления иэлементы И иИЛИ, Второй матричный накопительсодержит и (число строк) матриц памяти, в каждой из которых может храниться ш (число столбцов) адресов(номера страниц оперативной памяти),соответствующих блокам данных, хранящихся в первом матричном накопителе. Третий матричный накопительорганизован по схеме прямого соответствия, т.е. адрес, выдаваемыйпроцессором однозначно, определяеттолько одну ячейку, в которой можетхраниться требуемая процессору информация. Адреса, хранящиеся в четвертом матричном накопителе, указываютна место расположения в оперативнойпамяти слов, которые в данное время находятся в третьем матричномнакопителе. 7 ил.1249584 5 1 О 15 20 25 ЭО 1Изобретение относится к вычислительной технике и может быть использовано в процессорах ЭВМ.Цель изобретения - повышение быстродействия устройства.На фиг. 1 изображена структурная схема буферного запоминающего устройства; на фиг, 2 - структурная схема блока управления; на Фиг.З - структурная схема второго матричного накопителя; на фиг,4-6 - времен-.: ные диаграммы работы устройства;на фиг,7 - функциональная схема процессора, в котором используется буферное запоминающее устройство,Буферное запоминающее устройство (фиг,1) содержит первый матричный накопитель 1, являющийся накопителем данных буферной памяти, второй матричный накопитель 2, являющийся накопителем адресов буферной памяти, третий матричный накопитель 3, служащий для хранения данных сверхоперативной буферной памяти, четвертый матричный накопитель 4, служащий для хранения адресов сверхоперативной буферной памяти, первый 5 и второй 6 блоки срав)ения, регистры адреса страницы 7, и адреса столбца 8, регистр 9 данных, мультиплексор 10, шифратор 11, блок 12 управления, триггер )3, первый 14, второй 15 и третий 16 элементы И и элемент ИЛИ 17. Также обозначены синхровход 18 устройства, первый )9 и второй 20 информационные входы устройства, первый 21 и второй 22 адресные входы устройства, первый 23 и второй 24 управляющие входы устройства, первый 25, второй 26 и третий 27 выходы устройства.Блок 12 управления (фиг,2) содержит триггеры 28 и 29, элемент 30 задержки, накопитель 31, первый 32 и ,второй 33 шифраторы, мультиплексор 34, элементы И 35 - 37 и элементы ИЛИ 38 - 40. Накопитель 2 (фиг.З)содержит матрицы 4) памяти и дешифратор 42.Процессор, в котором используется буферное запоминающее устройство, содержит (фиг.7) блоки локальной 43, , оперативной 44 и управляющей 45 памя . ти, регистр 46 микрокоманд, узел 47синхронизации, узел 48 формирования адреса, буферный блок 49 переадреса" ,ции, элементы И 50 и 51 и арифметико-логическое устройство 52 АЛУ,2Накопитель 2 содержит и (числострок) матриц памяти. В каждой матрице 41 может храниться ю (числостолбцов);адресов (номеров страницоперативной памяти), соответствующихблокам данных, хранящихся в накопителе 1. Запись в накопитель и в матрицы 41 выполняются при появлении "1"на выходе элемента ИЛИ 39, котораявызывает появление сигнала, разрешающего запись в одну из матриц 41 взависимости от кода на информационных входах дешифраторов 42, "1" навыходе элемента ИЛИ 39 появляется,если есть сигнал на управляющем вхо;де 24 устройства, либо по синхроимпульсу, если на управляющем входе23 устройства задана микрооперациязаписи в память и есть "1 на выходе элемента ИЛИ 40,Регистр 7 адресует страницу(строку) оперативной памяти, которая разбивается на щ столбцов. Регистр 8 адресует столбец блока 44,накопителя 1, накопителя 2, однослово накопителя 3, одну запись внакопителе 4 и ячейку памяти накопителя 31,Накопитель 3 организован по схеме прямого соответствия , т.е. адрес, выдаваемый процессором, однозначно определяет только одну ячейкупамяти, в которой может хранитьсятребуемая процессору информация.Емкость накопителя 3 не должна 35превышать размера одной страницывиртуальной и оперативной памяти.Если его объем меньше размера страницы, то он адресуется не всеми разрядами регистра 8, а только частью.Остальная часть вместе с адресомстраницы в этом случае хранится внакопителе 4. Адреса, хранящиесяв накопителе 4, указывают на месторасположение.в оперативной памяти 45слов, которые в данное время находятся в накопителе 3.Запись в накопители 4 и 3 производится по сигналу, появляющемуся 50на выходе элемента ИЛИ 17.Прием информации в регистры 7и 8 производится по импульсу ТИ 1на синхровходе 18 устройства (вкаждом цикле работы устройства наего синхровходе 18 появляется четы ре тактовых импульса: ТИ 1, ТИ 2,ТИ 3 и ТИ 4), если триггер 13 установлен в "1" и на управляющем входе 23 устройства задана микроопераУправляющийвход 23 устройства 0 0 0 1 Блок, откуда разрешается передача данных через мультиплексор 10ф 3 1 44 5235 3 1249 ция, разрешающая прием в данные регистры.Запись в накопители 3 и 4 производится в следующих случаях: на управляющем входе 24 устройства появился сигнал, указывающий на то, что требуемые данные считаны из опе. ративной памяти (а); на управляющем входе 23 задана микрооперация записи в память и информация из ячейки, в 1 О которую производится запись, находится в накопителе 3, т.е. на выходе блока 6 появилась "1" (б); задана микрооперация чтения из памяти и триггер 13 находится в "0" (в),.В слу чае (б) и (в) запись производится соответственно по импульсам ТИ 4 и ТИ 2 на синхровходе 18 устройства.Шифратор 1 формирует сигналы для управляющих входов мультиплексора 10 в соответствии с таблицей,Входы шифратора 11 Значение сигнала Выход триггера 13 1 0 0 Х Выход триггера 28 1 1 0 Х Рассмотрим работу устройства на примере выполнения микрокоманды, в которой заданы следующие действия: чтение одного операнда из блока 43,40 чтение второго операнда из памяти (иерархической системы памяти, включающей блок 44, накопители 1 и 3), выполнение заданной операции над этими операндами на АЛУ 52 и запись 4 результата в блок 43.Рассмотрим случай, когда второй операнд находится в накопителе 3 (фиг.4).По импульсу ТИ 1 в регистр 46 заносится микрокоманда, в которой заданы перечисленные операции, а в регистр 8 заносится младшая часть адреса, указывающего местонахождение в памяти второго операнда. Старшая часть адреса ( адрес виртуальной страницы) начинает преобразовываться блоком 49 в реальный адрес страницы,584 4Из блока 43 по адресу, заданному врегистре 46, выбирается первый операнд и подается на вход АЛУ 52. Изнакопителя 3 по адресу, запомненному в регистре 8, выбирается второйоперанд (в предположенйи, что этодействительный операнд). Он заноситсяпо импульсу ТИ 2 в регистр 9 и подается по выходу 25 на вход АЛУ 52.После этого на АЛУ 52 начинаетвыполняться заданная операция. Одновременно по содержимому регистра 8из накопителя 4 и из матрицы 41 выбираются адреса страниц, которые подаются на входы блоков 6 и 6 соответственно,Реальный адрес страницы с выходаблока 49 заносится по импульсу ТИ 2в регистр 7 и подается на входы блоков 5 и 6. Результаты сравнения поимпульсу ТИ 3 заносятся в триггеры13 и 28.Если требуемые данные есть в на."копителе 3, то в триггер 13 заносится , которая разрешает записьчерез элемент И 50 (по импульсуТИ 4) результата, полученного на вы"ходе АЛУ 52, в блок 43,На этом выполнение данной микрокоманды заканчивается, В следующемцикле в регистр 46 заносится новаямикрокоманда.Другой случай выполнения этой жемикрокоманды (второго операнда нет.в накопителе 3, но он есть в накопителе 1) иллюстрируется временнымидиаграммами, изображенными нафиг,5, третий случай (второго операнда нет в накопителях 1 и 3) нафиг,6. По этим диаграммам можнопроследить работу устройства вэтих случаях. Формула изобретения Буферное запоминающее устройство, содержащее первый и второй матричные накопители, первый блок сравнения, регистр адреса столбца, регистр адреса страницы, первый элемент И, шифратор, блок управления, мультиплексор и регистр данных, выход которого соединен с информационным входом первого матричного накопителя и является первым выходом устройства, управляющий вход перво" го матричного накопителя соединен с первым выходом блока управления и управляющим входом второго матричного накопителя, информационныйвход которого соединен с первым входом первого блока сравнения и с выходом регистра адреса страницы, информационный вход ко-. орого являетсяпервым адресным входом устройства,вторым адресным входом которого является информационный вход регистраадреса столбца, выход которого соединен с первым адресным входом первого матричного накопителя, с первымвходом блока управления и с адресным входом второго матричного накопителя, выход которого подключен квторому входу первого блока сравнения, выход которого соединен с вторым входом блока управления, второйи третий выходы которого соединенысоответственно с первым входом шифратора и с вторым адресным входомпервого матричного накопителя, выход которого соединен с первым входом мультиплексора, второй и третий.входы которого являются соответственно первым и вторым информационнымивходами устройства, выход мультиплексора соединен с информационнымвходом регистра данных, синхровходкоторого подключен к четвертому выхо.ду блока управления, пятый выход которого является вторым выходом устройства, синхровходом которого являются третий вход блока управления,управляющий вход регистра данных,второй вход шифратора и один иэ входов первого элемента И, выход которого соединен с управляющими. входами регистров адреса страницы и столбца, синхровходы которых и четвертыйвход блока управления являются первым управляющим входом устройства,вторым управляющим входом которого является пятый вход блока управления,выход шифратора соединен с управляющим входом мультиплексора, о т л и ч а ю щ е е с я тем, что, с цельюповышения быстродействия устройства,в него введены третий и четвертыйматричные накопители , второй блоксравнения, триггер, второй и третий 10 элементы И и элемент ИПИ, первыйвход которого подключен к второмууправляющему входу устройства, второй и третий входы элемента Ю 1 И соединены с выходами второго и третье го элементов И, первые и вторые входыкоторых, синхровход и управляющийвход триггера соединены соответственно с первым управляющим входом исинхровходом устройства, третьи 20 входы второго элемента И и шифратораподключены к инверсному входу триггера, прямой выход которого соединен с другим входом первого элемента И и является третьим выходом устр 5 ройства, информационный вход триггера и третий вход третьего элемента И соединены с выходом второго блока сравнения, первый вход которого иинформационный вход четвертого матричного накопителя соединены с выходом регистра адреса: страницы, второй вход второго блока сравнения соединен с выходом четвертого матричногонакопителя, адресный вход которогоподключен к выходу регистра адреса 35столбца и к адресному входу третьегоматричного накопителя, информационныйвход которого соединен с выходом регистра данных, выход - с четвертым 40входом мультиплексора, управляющиевходы третьего и четвертого матричных накопителей соединены с выходомэлемента ИЛИ.1249584 рию а ре еысютр Рыдала а УЫ хааа гор дылаР ар 9 рргл гГи юпмиюс г.7 Составитель В.РудакоТехред О.Гортвай Редакт К рб ор Л.Пипип енко Тирак 543 Подл ВНИИПИ Государственного комитета С по делам изобретений и открытий 113035, Москва, Ж Раушская наб., д