Устройство для контроля перепрограммируемых блоков постоянной памяти

СО 0 З ССВЕТСНИХСОЦИАЛИСТИЧЕСНИХРЕСПУБЛИН 51) 5.С 11 С 29/00 ОПИСАНИЕ ИЗОБРЕТЕНИК АВТОРСКОМУ СВИДЕТЕЛЬСТВУ ЗапомизмеренияСТ ЙСТВО ДЛЯ КОНТРОЛЯ ПЕРЕРУЕМЫХ БЛОКОВ ПОСТОЯННОЙ(57) Изобретенлительной технпользовано дляводстве перепрных запоминающи е относится к вычиске и может быть исконтроля при произграммируемых постоян-,х устройств. Цель ГОСУДАРСТВЕННЫЙ ХОМИТЕТПО ИЗОБРЕТЕНИЯМ И ОТНРЫТИЯМПРИ ГКНТ СССР4(5 Ь) Электронная промьппленность,1977, У 2, с, 20-24Микросхемы интегральные,нающие устройства. Методы иэлектрических параметров. 011.341,901.80, с. 49-55. Изобретение относится к вычисли, тельной технике и может быть использовано для контроля при производстве перепрограммируемых постоянных запоминающих устройств.Цель изобретения - повьппение быстродействия и распярение функциональных возможностей устройства эа счет выявления блоков памяти с ограниченной годностью, дефектов адресных дешифраторов, взаимного влияния элементов памяти.На фиг.1 и фиг.2 изображена структурная схема предлагаемого устрой-ства; на фиг.3 - структурная схема блока управления; на фиг4 - структурная схема блока управления тестовыми последовательностями. 2изобретения - повьппение быстродействия устройства и расширение его функциональных возможностей за счет выявления взаимосвязанных элементов памяти и дефектов адресных дешифраторов, обеспечения воэможности классификации по емкости запоминающей матрицы, т.е. выявления блоков памяти с ограниченной годностью. Устройство содержит счетчики адресов и разрядов, блоки эталонной памяти, блок формирователей считанных сигналов, блок обнаружения и анализа ошибок, элемент И и группу элементов И, блок индикации, блок управления, генератор импульсов, блок управления тестовыми последо- а вательностями, дешифратор, формирова% тель сигналов обращения. Устройство подключается к блоку контролируемой памяти. 4 ил. Устройство содержит счетчик 1 адресов, группу элементов И 2, блок 3 эталонной памяти, первый 4 и второй 5 дополнительные блоки эталонной памяти.Устройство подключают к контролируемому перепрограммируемому блоку 6 постоянной памяти.1Устройство также содержит блок 7 . формирователей считанных сигналов, блок 8 обнаружения и анализа ошибок, элемент И 9, третий дополнительный блок 10 эталонной памяти, счетчик 11 разрядов, блок 12 индикации, блок 13 управления с входящим в него генератороф 14 импульсов, блок 15 управления тестовыми последовательнос 1547034тямп, дешифратор. 16, формирователь 17 сигналов обращения.Блок 13 имеет вход 18 пуска.На фиг.1 также обозначены вход "Количество записей" 19, вход "Количество разрядных комбинаций" 20, вход "Количество адресных комбинаций" 21, вход "Количество адресных сигналов" 22, адресные выходы 23 и индикаторные выходы 24 и 25 устройства.Блок 13 управления содержит шифратор .26, регистр 27, блок 28 элеменгов И, регистр 29, дешифратор 30 двеомбинационные схемы 31 и 32, элемен ты НЕ 33 и 34, элементы И 35 и 36, Ьлемент НЕ 37, элемент ИЛИ 38, триг,гер 39, генератор 40 импульсов, триггер 41 и элементы НЕ 42 и 43.Блок 15 управления тестовыми последовательностями содержит пульт 44 управления, регистры 45,-45, счетчики 46,-46 , триггеры 47,-47 , счетчик 48 и дешифраторы 49 и 50.Устройство работает следующим образом.По сигналу "Пуск" блок 13 запуска,ет счетчик 1, при этом элементы И 2 ,разрешают все адресные комбинации в количестве, установленном блоком 15 в точном соответствии с количеством адресных входов блока 6, Блок 3 разрешен для считывания, а блоки 4,5 и 10 не выбраны. На нулевой адресной комбинации элемент И 9 проверяет наличие нулей на любом из восьми выхо:дов блока 3 и, если нуль есть, то через блок 13 и блок 17 формирует сигнал записи на блок 6, Через блок 7 происходит запись выходной информации40 из блока 3 в блок 6 по нулевому адресу. Если нуля нет, то через блок 13 выдается команда на перевод счетчика 1 в следующее состояние. Таким образом, диагональная комбинация переписывается из блока 3 в блок 6, После этого блок 6 командой от блока 13 переводится в режим считывания. Счетчик 1 переводится в нулевое состояние, запускается и в режиме считывания выходная информация из блоков 3 и 6 сравнивается в блоке 8 до первого несовпадения, В этом случае блок 8 дает команду в блок 13 на повторный цикл записи. Чередование циклов записи и считывания происходит либо до положительного результата совпадения выходной информации блоков 3 и 6, либо до установленного в блоке 15 предельного количествазаписей. В первом случае блок 13дает команду на переход к другомублоку 4, во втором случае блок 13через блок 15 и элементы И 2 запрещает один из адресных входов блока 3и повторяет цикл контрольного считывания, при котором сравниваютсятолько половины запоминающих матрицблоков 3 и 6,При положительном результате блок13 осуществляет переход к блоку 4,при отрицательном -. запрещает следующий адресный вход блока 3 и повторяет контрольное считывание. Переборадресных комбинаций происходит дочисла, .установленного в блоке 15,соответствующего количеству адресныхвходов блока 3, Если число этих комбинаций исчерпано, то блок 13 запускает счетчик 11 и блок 10. Разрядныекомбинации записаны в блоке 10 вприоритетном порядке в количестве,определяемом числом сочетаний минимально допустимого количества годных.разрядов из общего количества. Порядок контрольного считывания не отличается от вышеописанного и переходк следующему эталону происходит попервому положительному результату.Если все разрядные комбинации далиотрицательный результат, то блок 6забраковывается.Запись информации с эталона шахматного кода блока 4 в блок 6 и контрольное считывание происходит в порядке, описанном выше с тем отличием,что если на диагональной комбинацииопределены либо адресные, либо разрядные комбинации, то при тестирова-.нии шахматным кодом они йе допускаются, т.е. блок 6 может иметь тольконе менее 1/2 годной емкости запоминающей матрицы.При отрицательном результате тестирования шахматным кодом блок 6 забраковывается, при положительном -осуществляется переход к блоку 5.Тестирование комбинацией "полянулей" не отличается от шахматнойкомбинации.Результат тестирования индициру ется блоком 12 индикации, которыйтакже имеет выход 24 для возможноймашинной обработки, такие же выходы25 и 23 предусмотрены для номераразрядной и адресной комбинацийсоответственно.5 154Выявление неисправностей дешифра-. торов адреса и типа взаимосвязанных ячеек при однократной записи достигаются формированием совокупности тестовых последовательностей в виде теста для определения области записи диагональных комбинаций, шахматного кода и обратного шахматного кода.Задача классификации по емкости запоминающей матрицы реализуетсяформированием тестовой последовательности, определяющей годную для записи часть запоминающей матрицы.Совокупность и последовательность формирования тестов в предлагаемом устройстве следующая: определение области записи - запись диагональных комбинаций - считывание диагональных комбинаций - дозапись шахматного кода - считывание шахматного кода - дозапись инверсного шахматного кода - считывания поля нулей.В заключение перечислим режимы предлагаемого устройства:а) режим записи в блок 6 информации из блоков 3,4 и 5, Е) режим считывания из блока 6 записанной информации и сравнение ее с информацией, считываемой из блоков 3,4 и 5, в) режим классификации по адресным комби нациям в сочетании с режимом с;1) режим классификации по разрядным комбинациям с режимом ЮФормула изобретенияУстройство для контроля перепрограммируемых блоков постоянной памяти, содержащее блок эталонной памяти, блок формирователей считанных сигналов, формирователь сигналов обращения, блок обнаружения и анализа ошибок, блок управления, счетчик адресов, причем выход блока управления подключен к управляющим входам счет- чика адресов, формирователя сигналов обращения, блока эталонной памяти и является выходом устройства для подключения. входа разрешения записи-считывания контролируемого блока, первый выход формирователя сигналов обращения является выходом устройства для подключения входа выборки контролируемого блока, выхода блока формирователей считанных сигналов являются выходами устройства для подключения информационных входов контролируемого блока памяти, информационные входы 7034первой группы блока обнаружения ианализа ошибок являются входамнустройства для подключения информационных выходов контролируемого блока памяти, вход пуска блока управления является одноименным входом устройства, о т л и ч а ю щ е е с ятем, что, с целью повьппения быстродействия и расширения области применения устройства за счет выявления блоков памяти с ограниченнойгодностью, дефектов адресных дешифраторов, взаимного влияния элемен тов памяти, в него введены счетчикразрядов, дополнительные блоки эталонной памяти, группа элементов И,элемент И, дешифратор и блок управления тестовыми последовательностями 20 первая.и вторая группы выходов которого соединены соответственно свходами дешифратора и группой установочных входов блока управления,входы Количество записей", "Количество 25 разрядных комбинаций", "Количествоадресных комбинаций", "Количествоадресных сигналов" блока управлениятестовыми последовательностями являются одноименными входами устройства,выходы дешифратора подключены к первым входам элементов И группы, вторыевходы которых соединены с выходамиразрядов счетчика адресов, адресныевходы блока эталоннои памяти, первогои второго дополнительных блоков эталонной памяти объединены поразрядно,подключены к соответствующим выходамэлементов И.группы и являются выходами устройства для подключения ад ресных входов контролируемого блокапамяти, выходы блока эталонной памяти, первого и второго дополнительгых блоков эталонной памяти объединеныпоразрядно и подключены к соответ ствующим информационным входам блокаформирователей считанных сигналов,второй группе информационных входовблока обнаружения и анализа ошибоки входам элемента И, выходы счетчика разрядов подключены к адреснымвходам третьего дополнительного блокаэталонной памяти и являются индикаторными выходами устройства, выходытретьего дополнительного блока эта. лонной памяти подключены к третьейгруппе информационных входов блокаобнаружения и анализа ошибок, выходкоторого соединен с первым установоч-. Фным входом блока управления, второй йтретий установочные входы которогоподключены соответственно к второмувыкоду Формирователя сигналов обращения и выходу .элемента И, управляющие входы первого, второго и третьего блоков дополнительной памяти,блока управления тестовыми последовательностями и счетчика разрядов подключены к выходу блока управления,выходы блока Формирователей считанных,сигналов подключены к первой группеинформационных входов блока обнаружения и анализа ошибок.1547034 к 75 Составитель В, РудаковТехред И,Ходанич Корректор г 1. КУчерява Редактор А. Р Тираж 48 Подписное суда Производственно-издательский комбинат "Патент акаНИИПИ венного к113035, Ио тета по изобретениям и ва, Ж, Раушская наб рьггиям при ГКНТ ССС 4/5 жгород, ул. Гагарина, 10