Запоминающее устройство с самоконтролем

,801287240 А 1 1 С 29/О тффдадНИ ПИСАНИЕ ИЗОБРЕ ВТОРСКОМУ СВИДЕТЕЛЬСТВУ 00.1 ОСУДАРСТЕЕННЫЙ КОМИТЕТ СССРПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИИ(71) Киевский завод электронных вычислительных и управляющих машин (72) Е.Я. Белалов, В.К. Бочков, Э.В. Рудаков и С.П. Саламатов (53) 681.327.67(088.8)(56) Авторское свидетельство СССР У 1120412, кл. С 11 С 29/00, 1983.Авторское свидетельство СССР В 1083234, кл. С 11 С 29/00, 1982. (54) ЗАПОМИНА 10 ЩЕЕ УСТРОЙСТВО С САМОКОНТРОЛЕМ(57) Изобретение относится к вычислительной технике и может быть использовано при разработке оперативных запоминающих устройств. Целью изобретения является повышение быстродействия устройства, а также его надежности. Запоминающее устройство содержит блок 1 памяти, блок 2 управления, блок 3 кодирования, блок 4 обнаружения и коррекции ошибок, блок 5 защиты данных, формирователь 6 сигналов, регистры 7-10, мультиплексоры 11-14, Повышение быстродействия в устройстве достигается за счет ус коренной выдачи данных и сигнала Ответ" при отсутствии ошибок, В устройстве обеспечивается перезапись данных в блок памяти при обнаружении корректируемой ошибки, реализованы диагностические режимы и операции защиты памяти при тестировании. 6 ил., 2 табл.1287240 ЬФ Составитель О. ИсаТехред А.Кравчук орректор Е. Сирохма Лежни акт Подписно роизводственно-полиграфическое предприятие, г. Ужгород, ул. Проектная,аказ 7724/5 б Тир ВНИИПИ Государ по делам изо 113035, Москва, ж 589твенного комитета СССРретений и открытий"Запись1 байта" 35 40 45Изобретение относится к вычислительной технике и может быть использовано при разработке оперативных запоминающих устройств.Целью изобретения является повышение быстродействия за счет ускоренной выдачи данных и сигнала Ответ",при отсутствии ошибок и улучшение качества проверки, надежности и ремонтопригодности за счет расширения ди- Оагностических возможностей.На фиг. 1 представлена схема запоминающего устройства с самоконтролем; на фиг. 2 - схема третьего регистра; на фиг, 3 - схема блока управления; на фиг 4 - схема блоказащиты; на фиг. 5 - схема блока кодирования; на фиг, 6 - схема блокаконтроля.Запоминающее устройство (фиг, 1) 20содержит блок 1 памяти, блок 2 управления, блок 3 кодирования, .блок 4обнаружения и коррекции ошибок,блок 5 защитыданных, формирователь 6 сигналов, первый 7, второй 8,третий 9 и четвертый О регистры,четвертый 11, второй 12, третий 13 ипервый 14 мультиплексоры, адресныевходы 15, информационные входы 16,управляющие входы 17 и 18, управляю -щнй выход 19 и информационные выходы 20.Третий регистр 9 (фиг. 2) содержит регистровые элементы 21-27. Блок 2 управления (фиг. 3) содержит триггеры 28-32 и логические элементы 33-45. Блок 4 обнаружения и коррекции ошибок (фиг. 6) содержит микросхему 46 контроля и логические элементы 47-53.Блок 5 защиты данных (фиг. 4) содержит логические элементы 54-58, мультиплексор 59.Блок 3 кодирования.(фиг. 5) содержит микросхему контроля.Элемент 21 регистра имеет выходы 60 и 61.Запоминающее устройство может выполнять две группы операций: информационные (рабочий режим) и диагностические (режим теста). В первом режиме выполняется обмен информацией с процессором, а во втором - тест памяти.В первом режиме "устройство работает следующим образом. 2Предварительно с входа 18 в регистр 9 подается сигнал начальной установки, Таким образом задается рабочий режим устройства.На вход 15 устройства поступает код адреса, на вход 16 - данные, на управляющие входы 17 - сигналы "Запрос, Запись, Операция, Байт и "СинхросерияНазначение управляющих сигналов и выполняемые операции описаны в табл. 1. емая опе"Запись" Операция Байт рация В операции Запись слова" данные с входа 16 поступают на входной регистр 7, с выхода которого данные через мультиплексор 11 поступают на информационные входы блока 1 памяти. Блок 3 кодирования принимает данные с мультиплексора 11 и формирует контрольные разряды по ходу Хэмминга, которые передаются на контрольные входы блока 1 памяти.Адрес с входа 15 поступает на входы блокапамяти, Блок 2 управления выдает разрешение записи информационных и контрольных разрядов в блок 1 памяти.В операции "Чтение" адрес с входа 15 поступает на вход блока 1 памяти, с выхода которого считанные данные поступают в выходной регистр 8 и блок 4 обнаружения и коррекции ошибок, который проверяет правильность считанных данных.При отсутствии ошибок данные регистра 8 поступают на мультиплексор 12, с выхода которого передаются на выход 20 устройства. Таким образом, в рабочем режиме данные по кратчай 3 128724шему пути попадают на выход устройства, минуя блок 4, Сигнал "Ошибка"на выход 19 не выдается. Сигнал "Ответ" по ускоренной цепи выдается навыход 19. 5При наличии одиночной ошибки выходной регистр 8 переходит в третьесостояние, блок 4 контроля корректирует ошибку и выдает корректную информацию через мультиплексор 12 на 10выход 20 устройства, а сигнал одиночной ошибки - в блок 2 управления,откуда он передается в регистр 9 диагностики.Сигнал "Ответ" выдается на выход 19 с учетом задержки при коррекции данных в блоке 4.Кроме того, скорректированные данные из блока 4 поступают в мультиплексор 11, после чего блок кодирова- Юния формирует контрольные разряды ивыполняется перезапись данных и контрольных разрядов в блок 1 памяти.Таким образом исключается накопление в памяти одиночных ошибок сбои 25ного характера.При наличии двойной ошибки некорректная информация выдается на выходустройства, признак двойной ошибки -на выход 19 и в регистр 9 диагности- ЗОки.При операции "Запись байта" выполняется чтение данных из блока 1 памяти, прием на регистр 8, контроль вблоке 4, коррекция одиночной ошибки 35"Чтение",Затем считанные данные поступаютна мультиплексор 11, который принимает один байт с входного регистра 7, 40а второй - с выходного регистра 8(или с блока 4 при коррекции), далеевыполняется формирование контрольныхразрядов в блоке 3 кодирования изапись в блок 1 памяти. 450 4 части блока 1 памяти, а также имитации различных ошибок для проверки реакции блока 4 контроля;чтение без коррекции неправильных данных с целью проверки информационной части блока 1 памяти и выдача сигнала "Ошибка" на выход 19 при наличии единичной ошибки;отмена,(маскирование) выдачи сигнала "Ошибка" при имитации двойных ошибок с целью предотвращения останова ЭВМ в тестах проверки схемы контроля памяти;введение адресных ограничений на выполнение диагностических операций, последние могут отменяться в зоне хранения тестовой программы, что обеспечивает возможность проверки неисправного устройства и предотвра-, щает разрушение тестовой программы;запоминание в регистре 9 и выдача считанных контрольных разрядов с це- лью проверки блока 3 кодирования и контрольной части блока 1 памяти;запоминание адреса ошибки и признака одиночной или двойной ошибки в регистрах 9 и 10 и выдача их на выход 20 с целью локализации этой ошибки.Для задания диагностических операций предварительно выполняется запись соответствующего кода данных с входа 16 в регистр 9, для чего на его вход подается сигнал обращения к регистру 18 диагностики,Назначение разрядов регистра 9. приведено в табл. 2.Таблица 2 Разряд ре- Н а з н а ч е н и е гистра 9Маска ошибки1В режиме теста могут выполняться следующие диагностические операции: "Запись контрольных разрядов"; "Блокировка коррекции"; "Маскирование . 50 ошибки; "Защита нулевой страницы памяти"; "Защита первой страницы памяти"; "Чтение контрольных разрядов"; "Чтение младшей части адреса ошибки",; "Чтение старшей части адреса ошибки". 55 3Диагностические операции имеют следующее назначение:запись .фиксированных контрольных 4 разрядов с целью проверки контрольной Блокировка коррекцииЗапись или чтение фиксированных контрольных разрядов (в зависимости от состояния входов 17)Номер защищаемой страницы памятиПризнак одиночной ошибки1287240 Продолжение табл. 2 Разрешение защиты Чтение старшей частиадреса Признак двойной ошибки Код контрольных разрядов или младшая частьадреса (в зависимостиот второго разряда регистра 9) Операция "Запись контрольных разРядов" включает запись второго бита и контрольных разрядов в регистр 9, затем запись контрольных разрядов в память. При этом блок кодирования переходит в третье состояние, а контРольные разряды с регистра 9 передаются через формирователь 6 в блок памяти, на входы которого также .поступают информационные разряды с мультиплексора 11, адрес с входа 15, разрешение записи из блока 2.Операция "Чтение контрольных разрядов" включает запись второго бита в регистр 9, затем чтение памяти (при котором считанные контрольные разряды из блока 1 памяти через регистр 8 и мультиплексор 13 поступают в регистр 9), затем чтение регистра 9 (при котором его содержимое черев мультиплексоры 14 и 2 поступает на выход 20).При операции ".Блокировка коррекции" в регистр 9 выполняется запись первого бита, после чего отменяется коррекция одиночных ошибок в блоке 4. В последующих операциях "Чтение памяти" нескорректированная информаЦия с выхода блока 1 памяти через регистр 8 и мультиплексор 12 выдается на выход 20 устройств, что необ- хОДИМО Для локализации ОДиночных Ошибок при ремонте устройства.В этом режиме признак одиночной ошибки выдается на выход 19 устройства. При операции маскирования ошибкив блок 9 записывается 0 битов, послечего блок 4 отменяет выдачу сигналаошибка на выход 19. 6Операции защиты выполняются следующим образом.Если в регистр 9, кроме первогои второго битов, записаны третий ипятый биты, то действие первого ивторого битов отменяется в зоне хранения тестовой программы.При этом третий и пятый биты регистра 9 поступают в блок 5 защиты, 10 который анализирует текущий адреси выдает соответствующие управляющиесигналы в блоки 3, 4, 6, 8 и 13.Защите подлежат первые или вторые б К слов в зависимости от со стояния третьего бита регистра 9.Этопозволяет проверить весь объем памяти следующим образом. Сначала регистр 9 обнуляется, тест загружается в первые 16 К слов памяти, а про веряется остальной объем памяти,Приэтом в регистре 9 третий бит устанавливается в "0, пятый - в "11, а остальные могут изменять свое состояние в ходе теста.Затем вся процедура повторяется,но теперь весь тест хранится во вторых Хб К слов, а проверяются первые16 К слов. При этом третий и пятыйбиты регистра 9 устанавливаются в ЗО "1", а остальные могут изменяться . Если второй бит регистра 9 равенО,то при двойных ошибках адрес ошибки запоминается в регистрах 9 (млад 35 шие Разряды) и 10 (старшие Разряды)Если второй бит регистра 9 равен"0", а первый равен "1", то при одиночных ошибках адрес запоминается. врегистрах 9 и 10, что необходимо для40 анализа и локализации ошибок.При операции "Чтение младшей части адреса ошибки" на вход устройствапоступает сигнал обращения к регистру диагностики, содержимое регистра 945 через мультиплексоры 14 и 12 передается на выход 20 устройства. При этомшестой бит регистра 9 должен быть установлен в "0",При операции "Чтение старшей час 50 ти адреса ошибки содержимое регистра 10 через мультиплексоры 14 и 12передается на выход 20 устройства,При этом шестой бит регистра 9 должен быть установлен в "1" для уп 55 Равления мультиплексором 14,Блок 2 управления (фиг. 3) работает следующим образом.В информационных операциях на входблока поступает группа управляющихсигналов, после чего запускается сдвигатель 28-32, который формирует последовательность потенциалов для управления регистрами 7, 8 и блоком 4, 5Логические элементы 33-37 формируют сигналы управления. мультиплексором 11. Элемент И-ИЛИ 36 формирует сигнал записи нулевого бай та (низкий уровень), элемент 37 - сигнал записи первого байта (низкий уровень). При записи слова низкий уровень вьщают оба элемента 36 и 37.Элемент И-ИЛИ-НЕ 39 выдает сигнал 5 разрешения записи (низкий уровень) в блок 1 памяти при записи слова или записи байта, а также при чтении (при коррекции одиночной ошибки),Элементы И-НЕ 40 и 41 вырабатыва ют стробы занесения признака двойной и одиночной ошибки в регистр 9.Элементы 45, 42 и 44 вырабатывают строб занесения контрольных разрядов или адреса в регистр 9 при наличии 25 ошибки.Элемент НЕ 43 формирует строб занесения адреса в регистр 10 при наличии ошибки.При операции записи в регистр 9 30 диагностики элементы 38 и 44 вырабатывают стробы занесения данных с входа 16 в регистр 9.Регистр 9 диагностики (фиг. 2) обеспечивает выполнение функций, опи санных.в табл. 2, причем разрядам с нулевого по третий соответствует регистр 21, с четвертого по седьмой - триггеры 22-25, с восьмого по тринадцатый - регистры 26-27. 40Блок 5 защиты (фиг. 4) работает следующим образом.Элементы ИЛИ-НЕ 54 и 55 анализируют наличие нулевого кода старших разрядов адреса (старше пятнадцатого)Мультиплексор 59 анализирует состояние третьего и пятого разрядов регистра 9 и пятнадцатого разряда адреса, который определяет номер текущей страницы, памяти (первые или вторые 16 К слов).Логические элементы 56-58 накладывают адресные ограничения на код первого и второго разрядов регистра 9.Блок 3 кодирования (фиг. 5) обеспечивает формирование контрольных разрядов в рабочем режиме для записи в блок 1 памяти. Блок 3 может быть реализован на ИМС К 555 ВЖ 1, которая имеет шестнадцать входов данных,шесть выходов контрольных разрядов идва управляющие входа. Вход С задаетрежим формирования контрольных разрядов, вход Ч - разрешение выдачиконтрольных разрядов (с блока 5 защиты).Формирователь 6 сигналов обеспечивает передачу контрольных разрядовс регистра 9 в блок 1 памяти в тестовом режиме,Блок 4 контроля (фиг. 6) выполняет контроль и коррекцию ошибок воперациях чтение памяти и записьбайта. В этом режиме микросхема имеетшесть входов К для приема считанных контрольных разрядов, шестнадцать входов-выходов Р данных, входС - строб приема данных и контрольных разрядов, вход 7 - разрешениевыдачи скорректированных данных (выводит входы-выходы из третьего состояния), выход одиночной ошибки ЕК,выход двойной ошибки ЕК 2.Блок 4 контроля работает следующим образом.При операции чтение или записьбайта элемент И-ИЛИ 53 формирует сигнал занесения данных и контрольныхразрядов в схему 46 контроля, которая проверяет правильность считанного кода из блока 1 памяти. В случаеобнаружения одиночной ошибки на выходе ЕК схемы 46 формируется соответствующий сигнал, который поступает на логические элементы 47, 48 и49. При этом элемент 47 задерживаетвыдачу сигнала "Ответ" до окончанияпроцедуры коррекции ошибки, Элемент 48 разрешает выдачу скорректированных данных на выход схемы 46,а элемент 51 запрещает выдачу данных с регистра 8, который переходитв третье .состояние, Элементы 49 и50 формируют признак ошибки с учетомнулевого и первого разрядов регистра 9 для выдачи на выход 19 устройства.Регистры 7 и 8 могут быть реализованы на ИМС К 555 ИР 22, а регистр 10 -на ИМС К 555 ТМ 8,Регистр 8 состоит из двух частей:с третьим состоянием и без третьего состояния, Первые выходы регистра 8 связаны с блоком 4 контроля и мультиплексорами 11 и 12, а вторые - с мультиплексором 13.Формула изобретенияЗапоминающее устройство с самоконтролем, содержащее блок памяти, адресные входы которого соединены с входами первой группы третьего мультиплексора и являются адресными вхо;, дами устройства, а выходы подключены к информационным входам второго регистра, выходы первой группы которого соединены с информационными входами-выходами блока обнаружения и коррекции ошибок, выход которого подключен к первому входу блока управления и является управляющим выходом устройства, а первый вход со-. единен с управляющими входами третьего регистра и второго мультиплексора и является входом управления диагностикой устройства, первый мультиплексор, блок кодирования, первый регистр, информационные входы которого подключены к информационным входам первой группы третьего регистра и являются информационными входами устройства, информационные входы вто - рой группы третьего мультиплексора соединены с выходами второй группы второго регистра, а выходы подключены к информационным входам второй группы третьего регистра, второй вход блока управления является входом обращения, выходы второго мультиплексора - информационными выходами устройства, о т л и ч а ю щ е е с я тем, что, с целью повышения быстродействия и надежности устройства, в него введены четвертый мультиплексор, четвертый регистр, блок защиты данных и фбрмирователь сигналов, причем информационные входы четвертого регистра соединены с. одними входами блока защиты данных и с адресными входами устройства, выходы подключены к информационным входам первой группы первого мультиплексора, информационные входы второй группы которого иуправляющий вход соединены с однимивыходами третьего регистра и с информационными входами Формирователя сигналов, выходы которого подключены квыходам блока кодирования и к входамконтрольных разрядов блока памяти,входы информационных разрядов которого соединены с информационными входами блока кодирования и с выходамичетвертого мультиплексора, информационные входы первой группы которого подключены к выходам первого регистра, а информационные входы второй группы соединены с информационными входами первой группы второгомультиплексора, выходами первой группы второго регистра и информационными входами-выходами блока обнаружения и коррекции ошибок, второй, третий.и четвертый управляющий входыкоторого подключены к соответствующим выходам блока защиты данных, третьего регистра и блока управления,третий вход которого соединен с входом управления диагностикой устройства, четвертый вход подключен к соответствующему выходу блока защиты данных, а соответствующие выходы блокауправления соединены с синхровходами первого, второго, третьего и четвертого регистров и с управляющимивходами четвертого мультиплексора иблока памяти, управляющие входы блокакодирования, третьего мультиплексораи формирователя сигналов подключенык соответствующим выходам блока защиты данных, другие входы которогосоединены с другими выходами третьего регистра, выходы первого мультиплексора подключены к информационнымвходам второй группы второго мультиплексора управляющий вход второгорегистра соединен с управляющим выходом устройства.3