Устройство для деления чисел

"го Составитель Техред Л.Мик КайдановКорре А.Ильин едактор А.Коза одписное аказ 9307/4 д. 4 4 2 Тираж 706ИИПИ Государственного комитета СССРпо делам изобретений и открытий3035, Москва, Ж, Раушская наб.,илиал ППП "Патент", г,ужгород, ул.Проек Ур Уг Ур105 б 1831 51 О второго, третьего, четвертого, пято." го, шестого и седьмого сумматоров, при этом узел образования частного содержит элементы неравнозначности, И и ИЛИ причем первый и второй входы узла подключены к первым входам первого и второго элементов не- ,равнозначности соответственно, третий вход узла подключен к вторым входам первого и второго элементов неравнозначности и к первым входам ;третьего, четвертого, пятого, шестого, седьмого и восьмого элементов неравнозначности, вторые входы которых подключены к четвертому, пятому, шестому,седьмому, восьмому и девятому входам узла, соответственно, первый вход первого элемента И подключен к прямому выходу седьмого элемента не- равнозначности, инверсный выход которого подключен к первому входу второго элемеНта И, второй вход которого подключен к второму входу второго элемента И и к прямому выходу четвертого элемента неравнозначности, инверсный выход которого подключен к первым входам третьего и четвертого элементов И, второй вход которого подключен к прямому выходу восьмого элемента неравнозначности, инверсный выход которого подключен к второму входу третьего элемента И, третий вход которого подключен к третьим входам первого, второго и четвертого элементов И и к инверсному выходу второго элемента неравно. значности, прямой выход которого подключен к первым входам пятого, шестого, седьмого и восьмого элементов И, второй вход которого подключен к второму входу шестого элемента И и к инверсному выходу треть его элемента неравнозначности, прямой выход которого подключен к вторым входам пятого и седьмого элементов И, третий вход которого подклюИзобретение относится к вычислительной технике и может быть использовано в универсальных и специализированных арифметических устройствах для быстрого деления двоичных чисел, представленных в дополнительном коде.Известно устройство для деления двоичных чисел, формирующее в каж" дом циклецифр частного,( = 2, 3,4,5,) и содержащее регистры делимого и делителя, регистр част- ного с цепью сдвига, блок умножечен к инверсному выходу пятого элемента неравнозначности, прямой выход которого подключен к третьемувходу пятого элемента И, третий входросьмого элемента И подключен к пря 1 ому выходу шестого элемента неравнозначности, инверсный выход которого подключен к третьему входу шестого элемента И, информацйонные входы:узла подключены к выходам девятого,десятого и одиннадцатого элементовнерЬвнозначности соответственно,первые входы которых подключены к дополнительному управляющему выходуузла и к прямому выходу первого элемента неравнозначности. инверсныйвыход которого подключен к дополни"тельному управляющему выходу узла,вторые входы девятого, десятогО иодиннадцатого элементов неравнозначности подключены к выходам первого,второго и третьего элементов ИЛИсоответственно, первый вход которогоподключен к первым входам первого ивторого элементов ИЛИ и к выходутретьего элемента И, второй .входпервого элемента ИЛИ подключен к выходу второго элемента И и к второмувходу третьего элемента ИЛИ, третийвход которого подключен к выходушестого элемента И и к второму входу второго элемента ИЛИ, третийвход которого подключен к выходучетвертого элемента И и к третьемувходу первого элемента ИЛИ, четвер.тый вход которого подключен к выхо,цу первого элемента И, выход седьмого элемента И подключен к четвер-тому входу третьего элемента ИЛИ, .выход восьмого элемента И подключен к четвертому входу второго элемента ИЛИ,первый, второй, третий, четвертый,пятый, шестой, седьмой и восьмой управляющие выходы узла подключены к выходам первого, восьмого, четвертого, седьмого, шестого, второго, третьего и пято- -..нного элементов И соответственно нйя, вычитатель, шифратор предсказания 1 цифр частного, регистр адреса, блок памяти, регистры верхнего и нижнего значенийцифр частного, группы элементов И, причем входы шифратора предсказанияцифр частного соединены с выходами 1 старших разрядов регистров делимого и делителя 11 .Недостатками известного устройст, ва являются невозможность деления чисел в дополнительном коде и низкое быстродействие ввиду большойдлительности цикла формированияцифр частного ( цифр частногов известном устройстве формируютсяпо многотантному принципу: минимальное число тактов в цикле равно 2,максимальное ( 1( + 1).Наиболее близким по техническойсущности к предлагаемому являетсяустройство для деления чисел, содержащее регистры делимого и делителя, регистр частного с цепью сдвига, сумматор, коммутатор и узел образования цифр частного, причем выходрегистра делимого соединен с первыми входами сумматора и коммутатора,второй вход сумматора соединенс выходом регистра делителя, авыход соединен с вторым входом коммутатора, выходы знаковых разрядоврегистров делимого и делителя, атакже сумматора соединены с входамиузла образования цифр частного,управляющие входы регистров делимого, делителя и частного, коммутатора и узла образования цифр частного соединены с входом устройства, выход узла образования цифрчастного соединен с входом младшего разряда регистра частного 2 .Недостатками известного устройства являются невозможность делениячисел в дополнительном коде и низкое быстродействие, вызванное нпервую очередь тем, что в каждомцикле работы устройства формируется только одна двоичная цифра частного.Цель изобретения - повышение быстродействия путем одновременного формирования в цикле нескольких двоичных. цифр частного и расширение области применения за счет возможностИделения чисел в дополнительном коде,Поставленная цель достигаетсятем, что устройство для деления чисел, содержащее регистры делимогои делителя, регистр устного, первый сумматор, первый коммутатор иузел образования частного, причемвыход регистра делимого подключенк первым информационным входам первого сумматора и первого коммутатора, информационный выход первогосумматора подключен к второму информационному входу первого коммутатора, выход которого соединенс информационным входом регистраделимого, выходы знаковых разрядов регистра делителя и первогосумматора подключены к первому ивторому входам узла образования частного соответственно, входы приема информации регистров делимого и делителя и вход приема и сдвига информации регистра частного подключены к управляющему входуустройства, дополнительно содержит второй,тре:тий, четвертый, пятый, шестой и седьмой сумматоры и второй коммута-.тор, причем первые информационныевходы нторого и четвертого сумматоров подключены к выходу регистраделимого, первые информационные входы третьего и шестого сумматоровподключены к информационному выходупервого сумматора, первый информационный вход пятого сумматора подключен к информационному выходу вТо рого сумматора и к третьему информационному входу первого коммутатора,четвертый, пятый, шестой и седьмойинформационные входы которого подключены к информационным выходам четвер того, пятого, шестого и седьмого сумматоров, первый информационный входкоторого подключен к информационномуныходу третьего сумматора и к носьмомуинформационному входу первого коммутатора, первый, второй, третий, четвертый, пятый, шестой, седьмой и восьмой .управляющие входы которого подключенык управляющим выходам узла образования частного соответственно, третий,четвертый, пятый, шестой, седьмой,восьмой и девятый входы которого подключены к выходам знаковых разрядоврегистров делимого, второго, третьего, четвертого, пятого шестогои седьмого сумматора соответственно, 30 прямой и инверсный информационный выходы регистра делителя подключенык первому и второму информационнымвходам второго коммутатора, выходкоторого подключен к вторым инфер мационным входам певого, второго,третьего, четвертого, пятого, шестого и седьмого сумматоров, первый,второй и третий информационные входырегистра .частного подключены к ин формационным выходам Узла образования частного соответственно, дополнительный управляющий выход занесения прямого и инверсного кодов которого подключен к дополнительномуодноименному управляющему входу регистра частного и к одноименным управляющим входам второго коммутатора и первого, второго, третьего,четвертого, пятого, шестого и седьмого сумматоров, при этом узел обра"зования частного содержит элементынеравнозначности, И и ИЛИ, причемпервый и второй входы узла подключены к первым. входам первого и второго элементов неравноэначности 55 соответственно, третий вход узлаподключен к вторым входам первого:и второго элементов неравнозначности.и к первым входам третьего, чет,вертого, пятого, шестого седь л10 ь вго и восьмого элементов не-равнозначности, вторые входы которых подключены к четвертому, пятому,шестому, седьмому, восьмому и девятому входам узла соответственно, 5 пеРвый вход первого элемента И под 105618330 15 20 25 30 35 40 45 50 55 60 65 ключен к прямому выходу седьмого элемента неравнозначности, инверсный выход которого подключен к перному входу второго элемента И, второй вход которого подключен к второму входу первого элемента И и к прямому выходу четвертого элемента не- равнозначности, инверсный выход которого подключен к первым входам третьего и четвертого элементов И, второй вход которого подключен к прямому выходу восьмого элемента не- равнозначности, инверсный, выход которого подключен к второму входу третьего элемента И, третий вход которого подключен к третьим входам первого, второго и четвертого элементов И и к инверсному выходу второго элемента неравнозначности, прямой выход которого подключен к первым входам пятого, шестого, седьмого и восьмого элементов И, второй вход которого подключен к второму входу шестого элемента И и к инверсному выходу третьего элемента неравнозначности, прямой выход которого подключен к вторым входам пятого и седьмого элементов И, третий вход которого подключен к инверсному выходу пятого элемента неравнозначности, прямой выход которого подключен к третьему входу пятого элемента И, третий вход восьмого элемента И подключен к прямому выходу шесто- го элемента неравнозначности, инверсный выход которого подключен к третьему входу шестого элемента И, информационные входы узла подключены к выходам девятого, десятого и одиннадцатого элементов неравнрзначности соответственно, первые входы которых подключены к дополнительному управляющему выходу узла и к прямому выходу. первого элемента неравнозначности, инверсный выход которого подключен к дополнительному управляющему выходу узла, вторые входы девятого, десятого и одиннадцатого элементов не- равнозначности подключены к выходам первого, второго и третьего элементов ИЛИ соответственно, первый вход которого подключен к первым входам, первого и второго элементов ИЛИ и к выходу третьего элемента И, второй вход первого элемента ИЛИ подключен к выходу второго элемента И и к второму входу третьего элемента ИЛИ, третий вход которого подключен к выходу шестого элемента И и к второму входу второго элемента ИЛИ, третий вход которого подключен к выходу четвертого элемента И и к третьему входу первого элемента ИЛИ, четвертый вход которого подключен к выходу первого элемента И, выход седьмого элемента И подключен к четвертому. входу третьего элемента ИЛИ, выход восьмого элемента И подключен к четвертому входу второго элемента ИЛИ, первый, второй, третий, четвертый,пятый, шестой, седьмой и восьмой управляющие выходы узла подключены квыходам первого, восьмого, четвертого, седьмого, шестого, второго, третьего и пятого элементов И соот-, ветственноНа фиг. 1 приведена структурная схема устройства для деления чисел (рассматривается случай, когда число ) одновременно формируемых в цикле двоичных цифр частного равно трем); на фиг. 2 - функциональная схема узла образования цифр частного; на фиг. 3 - Функциональная схема 1-го разряда первого коммутатора.устройство для деления чисел фиг. 1 содержит сумматоры 1-7, регистры 8 и 9 делимого и делителя соответственно, регистр 10 частного с цепью однотактного сдвига информации на три двоичных разряда в направлении старших разрядов, коммутатор 11, коммутатор 12, узел 13 образования в одном цикле работы устройства трех двоичных цифр частного, вход 14 устройства (на этот вход поступают синхроимпульсы, управляющие приемом информации в регистры 8-10, а также ее сдвигом в регистре 10 частного), вход 15 знака делимого на этот вход постоянно подается значение знакового разрядаделимого). Выход регистра 8 делимого соединен с первыми входами сумматоров 1, 2 и 4 соответственно, выход сумматора 1 соединен с первыми входами третьего ишестогосумматоров Зи 6 соответственно, выход: сумматора 2 соединен с первым входом пятого сумматора 5, выход сумматора 3 соединен с первым входом седь-, мого сумматора 7,вторые входы сумма-. торов 1-7 соединены с выходом второго . коммутатора 12, первый и второй входы которого соединены с прямым и инверсным выходами регистра 9 делителя: выходы регистра 8 делимого и сумматоров 1-7 соединены с входами первого коммутатора 11, выход которого соединен с входом регистра 8 делимого, вход 15 знака делимого, а также выходы 16-23 знаковых разрядов регистра 9 делителя и сумматоров 1-7 соответственно соединены с входами узла 13 образования трех двоичных цифр частного, первая группа выходов которого соединена с управляющими входами первого коммутатора 11, а вторая группа выходов соединена с входом трех мпацших двоичных разрядов регистра частного. Дополнительный вы1056183 ход 24 узла 13 образования трех дво. ичных цифр частного соединен с входом регистра 10 частного, с управляющим входом коммутатора 12 н с цепями входных переносов сумматоров 1-7.В устройстве все регистры могут быть построены, например, на двутактных синхронных Б-триггерах, а все сумматоры комбинационного типа - со сквозным либо ускоренным формированием разрядных переносов. С целью обеспечения максимально возможного быстродействия устройства в нем необходимо использовать сумматоры с ускоренным формированием разрядных ,переносов. Однако этого же быстродействия можно достичь при меньших аппаратурных затратах, если в устройстве использовать сумматоры без распространения переносов (сумматорв с сохранением переносов), организовав при этом ускоренное формирование переносов только в их знаковые разряды. Структура устройства при этом не изменяется, если предполагать, что на выходной шине каждого сумматора результат формируется в двухрядном коде (т.е. в виде двух чисел), а регистр 8 делимого имеет такую разрядность, что обеспечивает хранение промежуточных остатков в двухрядном коде,(хх) (х В х ) (х, й х )( + 1 33 = (у1 4. у Ф х)(хЖ 6 ф (д У + Уб т) 0 (хРх 6) С помощью сумматоров 1-7 формируются результаты при всех возможных путях развития вычислительного .процесса определения трех двоичных цифр частного по алгоритму деленияс восстановлением остатка, Чтобыотразить этот цепнойветвящийся)процесс, сумматоры (фиг. 1) изображены в виде пирамиды. В первой 5 ступени этой . пирамиды находятсясумматоры 4-7, во второй ступенисумматоры 2,и 3 и в третьей ступенипирамиды расположен первйй сумматор 1. Число ступеней пирамиды рав О но числу одновременно формируемыхв цикле двоичных цифр частного, Так,например, при значении= 5 пирамида сумматора пятиступенчатая, при"чем ее первая ступень должна вклю чать шестнадцать сумматоров.Узел 13 образования частного(фиг. 2) содержит одиннадцать элементов неравнозначности 25 - 25,восемь элементов И 26 - 268 итри элемента ИЛИ 27 - 27. Одинразряд первого коммутатора 11( фиг. 3) содержит восемь элементов И 28 - 28 и элемент ИЛИ 29.Узел 13 образования цифр частного 25 формирует сигналы У, У, У 3У 8 , управляющие работой первогокоммутатора 11, а также образуеттри двоичные цифры частного 1(Ьв соответствии с алгоритмом деления с восстановлением остатка в З 0 предложении, что делимое и делительпредставлены в дополнительном коде.Формирование управляющих сигналов У + У и цифр частного Ь, Ь 2и Ь может осуществляться, йапрй,мер, в соответствии.со следующимилогическим выражениями:105 б 183 10 Здесь, например, через у 1 обозна. чен управлякщий сигнал, под действием которого коммутатор 11 осуществляет выборку результата, сфоримрованного на выходе сумматора с порядковым номером 7 ( фиг. 1 ), ХЬ обоэначает логическую переменную, равную значению знакового разряда на выходе 1 б регистра 9 делителя ( Х 6 = 1, если делитель отрицательный., в противном случа Хб = О), Ь, Ь соответственно старшая и младшая двбичные цифры частного из трех формируемых одновременно в цикле цифр. Код трех двоичыыхцифр частного, соотверствующих очередному остатку Значение трех двоичных цифр частного,соответствующих очередному остатку Знаки дели.мого иделителяне совпадают Знаки делимого и делителя совпадают Знаки делимого и делителя сов- падают Знаки делимого и делителя не совпа- дают 100 сУмматора 1+ 111 у 8 регистра делимого 000 000 000 Кроме рассмотренных Функций узел 13 образования цифр частного Формирует на своем выходе 24 сигналы Х 4 и Х,4 (Хд= Х)(3 Х), которые, во-первых, управляют работой коммутатора 12 (если знаки делимого и делителя не совпадают, то на вход коммутатора 12 передается прямое значение делителя, в противном случае инверсное), во-вторых, формируют знаковый разряд частного если знаки делимого и делителя не совпадают, то в соответствующий разряд 1регистра 10 частного записываетсяединица), в-третьих, образуют сиг налы входных переносов сумматоров 17 (когда знаки делимого и делителясовпадают, то на вторые входы сумматоров с выхода коммутатора 12 подается инверсный код делителя, а в ка- бО честве входных переносов сумматоровиспользуется сигнал логической единицы).В устройстве с помощью суммато ров 1-7 и коммутатора 12 производятФ65 ся либо только суммирования содержиСигнал Упоступающий науправляющийвходкоммут атора 11 Результат, передаваемый на выход коммутатора 11 поддействием сигнала У в качестве очередного остатка сузла На фиг. 2 приведена функциональная схема узла 13 .образования цифр частного, работающая в соответствии с приведенными логическими выражениями. Эта схема, как и при веденные выше логические выра- жения, не является единственной, Возможны и другие ее модификации. 10 В таблице приведены сведения,поясняющие принцип формирования узлом 13 кода Ь, Ь Ь трех двоичныхцифр частного,1056183 12 мой код делителя), либо только вычио- ,тания из содержимого регистра 8 делимого илииз результата некоторогосумматора содержимого регистра 9делителя ( на выход коммутатора,12передается инверсный код делителя).Суммирования осуществляются тогда,когда знаки делимого и делителяразные, в противном случае производятся вычитания. Очевидно, что в од 10 ном.цикле определения трех двоичныхцифр частного только один из восьми результатов может быть правильным выбор правильного результатаосуществляется с помощью управляющих сигналов У 1 + У 8) . По истечении времени, равного примерно вре"мени суммирования двух и разрядных двоичных чисел, коммутатор 11выбирает н качестве первого остатка результат либо одного из семисумматоров 1-7, либо содержимоерегистра 8 делимого (в первом циклепри нормализированных делимом иделителе выборка содержимого регистра 8 невозможна), который с разрешения сигнала на входе 14 устройства записывается в регистр 8 делимого со сдвигом влево на один двоичный разряд. Одновременно с выборкой комммутатором 11 первого остатка и записью его н регистр 8 делимого в узле 13 образуются три наиболее старшие двоичные цифры частного н соответствии с приведенными ранее соотношениями, значения которых35 записываются соответствующим образом н три младших двоичных разрядарегистра 10 частного, после чегов нем осуществляется однотактныйсдвиг информации на три двоичных40 разряда в сторону его старших рангрядов. На этом первый цикл определениятрех наиболее старших двоичныхцифр частного заканчивается,В исходном состоянии в регйст= ре 8 делимого хранится дополнительный код делимого Х, в регистре 9 делителя - дополнительный код делителя У, регситр 10 частного обнулен здесь предполагается, что делимое и делитель нормализованные дроби), Все сумматоры устройства практически начинают работать одновремейно. На выходах этих сумматоров формируются результаты при всех возможных путях развития вычислительного процесса определения трех наиболее старших двоичных цифр частного по алгоритму деления с носстанонлением остатка. При этом выполняются либо только суммирования содержимого регистра 8 делимого или результата некоторого сумматора и содержимого регистра 9 делителяна выход коммутатора 12, под действием сигнала на выходе 24 узла 13 образованияцифр частного, передается прямого регистра 8 делимого или результата некоторого сумматора и содержим го регистра 9 делителя (если знаки делимого и делителя не совпадают), либо только вычитания из содержимо-, го регистра 8 делимого или из результата некоторого сумматора содер,жимое регистра 9 делителя (если,знаки .делимого и делителя совпадают), А поэтому сумматоры 1-7 можно заменить управляемыми сумматорами-вычитателями 1-7, исключив при этом иэ устройства второй коммутатор 12фактически же мы этим не исключаем из устройства второй коммутатор 12, а включаем его в каждый сумматор, так как сумматор-вычитатель можно рассматривать как сумматор с коммутатором на входе). Это может оказаться целесообразным при использовании в устройстве унифицированных интегральных схем, например, четырехразрядных АЛУ серии К 155 (интегральная схема 155 ИПЗ-выполняет наряду со сложением вычитание чисел).На фиг, 3 показана функциональная схема х-го разряда коммутатора 11, где, например Б обоэнача 7ет значение суммы на выходе -го разряда сумматора с порядконым номером 7 (фиг, 1). На входы -го разряда коммутатора 11 поступают значения ( + 1)-ых разрядов сумматоров 2,3 и ( + 2)-ых разрядов сумматора 1 и регистра 8 делимого (1-ый разряд имеет более высокий вес, чем ( + 1)-ый разряд, Коммутатор 12 работает подобно коммутатору 11, однако он значительно проще и содержит в каждом разряде элемент 2 И - 2 ИЛИ.Устройство для деления чисел работает следующим образом. 45 Определение других цифр частногоосуществляется аналогичным образом,После выполнения л/З.циклов в регист ре 10 частного будет сформированой-разрядное двоичное частное. В последнем цикле работы устройства сдвигвлево информации в регистре 10 частнога не производится, но, если знакчастного отрицательный, выполняется;прибавление единицы к его младшемуразряду (этим осуществляется преобразование частного из обратного кодав дополнительный). Очевидно, чтодля получения более точного значениячастного число циклов должно бытьопределенным образом увеличено, 60 Ниже приведены два примера, поясняющие принцип работы и структурныеособенности устройства. Принято,что делимоеХ = 0,11001 и дели тель 1 У = 0,10011. В примерах вычис1056163 ления расположены подобно тому,как размещены сумматоры на структурной схеме устройстваФиг. 1) . Изприведенных примеров видно, что приделении одних и тех же чисел с разными знаками правильный вычислительный процесс развивается в одном итом же направлении. Использованиев устройстве для деления чисел в 1 Певрый циклопределения цифр частного( здесь знаковыйквадратик).Пример В регистре 10 будет сформирован частное Ь = Щ 1,01010, а в регистре 8 делимого - остаток Н =0,00100 ряд заключен в ХСО, УСО Приме сО,У 0,1,00111 р частного +О 10011 1,11010+О 1 ОО 111 01111 1,110111,10110 Второй циклопределения цифр частног 10011 Сдополнительном коде алгоритма с восстановлением остатка имеет в некоторых случаях существенное преимущество, так как остаток и частноевсегда формируются правильно и нетребуется их дополнительная коррекция. Пример 1. ХТО, У 0. 0,11001В.регистчастное Ьре 8 делимоТаким обустройство3,4,5,бф.)быстродейстдостигаетсяустройстветы формируе е 10 будет сф Я 0,10110, о - остаток Н аэом, предлаг римерно в симеет более ие, чем извес тем, что в пркаждом цикле ся К двоичных аэ (1= 2высокоеное. Этодлагаемоего рабоцифр час емя как в известном воичная цифра частного. же цикла работы данно- примерно такая же, тном, так как в нем все ктически начинают рабоенно. Кроме того, оно ирокую область примене" позволяет организовать в дополнительном коде. ного, в то вр только одна д Длительность го устройства как и в извес сумматоры пра тать одноврем имеет более ш ния, так как деление чисел О