Устройство для вычисления сумм произведений

1056184 а в накапливающий сумматор введен(п + 2) разрядный сумматор, причемвыходы второй группы сумматорови (и + 2) разрядного сумматора явялются соответственно первым и вторым информационным выходами накапливающега сумматора, первый и второйинформационные входы (и + 2) разрядного сумматора соединены соответственно с информационными входами Изобретение относится к вычислительной технике, в частности к вы полнению арифметических операций в многорегистровых арифметических устройствах, выполненных на узлах 5 с большой степеню интеграции.По основному авт.св. Р 905814 известно устройство для вычисления сумм произведений, содержащее матрицу вычислительных элементов, которая 10 содержит и+1 строк, первые три строки имеют 2 п+1 вычислительных элементов, каждая последующая строка матрицы имеет на один вычислительный элемент меньше, последняя строка содержит и+3 вычислительных элементов, (и + 1)-разрядные первый и второй регистры операнда (где п - разрядность операндов), первую и вторую группу элементов И-НЕ, накапливающий сумматор, причем первая входная шина соединена с информационными входами первого регистра операнда, вторая входная шина соединена с информационными входами второго регистра операнда, выходы значащих Разрядов первого регистра операнда и второго регистра операнда соответственно соединены с первыми входами элементов И-НЕ первой и второй групп, вторые входы элементов И-НЕ первой группы соединены с выходом знакового разряда второго регистра операнда, вторые входы элементов И-НЕ второй группы соединены с выходом знакового разряда первого регистра операнда, первые и 35 вторые информационные входы накапли вающего сумматора соответственно соединены с 1(п+ 2) младшими выходами и с (и+2) старшими выходами вычислительных элементов последней 40 строки матрицы, первый управляющий вход накапливаецего сумматора под-. ключен к шине установки в ноль, выходы накапливающего сумматора соединены с выходной шиной устРойства, 45 шина тактовых импульсов соединена с управляющим входом накапливающего сумматора, с управляющим входом сумтретьего и четвертого регистров,входы сброса второго, третьего ичетвертого регистров объединены иявляются первым управляющим входомнакапливающего сумматора, тактовыевходы первого, второго, третьегои четвертого регистров объединеныи являются вторым управляющимвходом накапливающего сумматора. матора, с управляющим входом каждого вычислительного элемента матрицы, с управляющими входами первого и второго регистров операндов, первый, второй, третий триггеры, первый и второй выходы каждого (,- го вычислительного элемента (1: 1,и) = 22 п) соединены соответственно с первым входом (1 +1,-1)-го вычислительного элемента и вторым входом (1+1, )+1)-го вычислительного элемента, а выходы поразрядной суммы и переноса соответственно с входом поразрядной суммы ( +1, 1)-го вычислительного элемента и входом переноса (х +1, (-1)-го вычислительного элемента, лервый выход каждого (,-го вычис. ,лительного элемента (1 = 1,2,п3 = 1) соединен с вторым входом ( + 1,3 )-го вичислительного эле)мента, а выход поразрядной суммы - с входом поразрядной суммы(1+1,) -го вычислительного элемента, выход переноса (,)-го вычислительного элемента ( = 1, 2, 1 = 2 п +.1) соединен с входомпереноса (1+1,3 )-го вычислительного элемента, вход переноса (2 п+1)-го вычислительного элемента второй строки матрицы соединен с выходом первого триггера, вход переноса (2 п+1)-го вычислительного элемента третьей строки матрицы соединен с выходом второго триггера, информационный вход которого соединен с выходом третьего триггера, управляющие входы первого, второго и третьего триггеров объединены и подключены к шине тактовых импульсов, первые и вторые входы вычислительных элементов нечетных столбцов первой строки матрицы поразрядно связаны соответственно с выходами второго и первого регистров операнда, первые и вторые входы вычислительных элементов четных столбцов первой строки матрицы поразрядно связаны соо.1 ветственно с 11 младшими выходами первого регистра операндаи с П старшими выходами второго регистра операнда, входы поразряднойсуммы и переноса вычислительных элементов с первого по И -ый столбецпервой строки матрицы поразрядносоединены соответственно с выходамиэлементов И-НЕ второй группы и свыходами элементов И-НЕ первой группы, а входы поразрядной суммы и пе,реноса вычислительных элементов остальных столбцов первой строки матрицы соответственно с выходом знако"вого разряда первого разряда второго регистра операнда, которые соответственно соединены с входамипервого и третьего тРиггеРов, а 15каждый вычислительный элемент содержит полусумматор, элемент И, первый, второй триггеры, триггер переноса и триггер поразрядной суммы,причем тактовые входы первого, второго триггеров, триггеров поразряднойсуммы и переноса объединены и являются управляющим входом вычислительного элемента, информационный входпервого триггера является первымвходом вычислительного элемента,информационный вход второго триггера является вторым входом вычислительного элемента, информационныевходы триггеров поразрядной суммыи переноса являются соответственно З 0входами поразрядной суммы и переноса вычислительного элемента, выходпервого триггера соединен с первымвходом элемента И и является первымвыходом вычислительного элемента, 35выход второго триггера соединен свторым входом элемента И и является вторым .выходом вычислительногоэлемента, выход элемента И соединенс первым входом полусумматора, второй и третий входы которого соединены соответственно с выходами триггеров поразрядной суммы и переноса,первый выход полусумматора являетсявыходом переноса вычислительного 45элемента, второй выход полусумматора является выходом поразряднойсуммы вычислительного элемента, анакапливающий сумматор содержит первую группу из (и+1 оа 2 Б+2) полусумматОРОВ,Вторую Группу иэ (и+10 ЯМ+1)полусумматоров, первый (п+1 окМ)-разрядный регистр, второй (п+1 оКМ+1)разрядный регистр, третий и четвер,тый (и+2)-разрядные регистры, причем тактовые входы первого, второготретьего и четвертого регистровобъединены и являются вторым управляющим входом накапливающего сумматора, информационные входы третьего ичетвертого регистров являются 60соответственно вторым и первым информаицонными входами накапливающего сумматора, (и+1) младшие разрядытретьего и четвертого регистровпоразрядно соедийены соответственно, 65 с первыми и вторыми входами соответствующих (и+1)-ых младших поду- сумматоров первой группы, старшие разряды третьего и четвертого регистров соответственно соединены с первым и вторым входами (1 оК 2 Я+1)- го полусумматора первой группы, третьи входы (п+1 окБ+1) старших полусумматоров первой группы соединены поразрядно с выходами второго регистра, выходы (и+1 овдЛ+1) младших и выходы (п+1 оКМ+1) старших полусумматоров первой группы пораз рядно соединены с первыми и вторыми входами полусумматоров второй группы, выходы первого регистра соответственно соединены с третьими входами (и+1 оКБ).старших полусумматоров второй группы, выходы (и+1 од 2 М) млад- ших полусумматоров второй группы поразрядно соединены с информацион- ными входами первого регистра, выходы (и+1 оВМ+1) полусумматоров вто" рой группы йоразрядно соединены с информационными входами второго регистра и являются выходами накапливающего сумматора, вход установки в ноль первого регистра является первым управляющим входом накаплива" ющего сумматора 1) .С помощью этого устройства возможно нахождение (и+1 о 2 М 1) старших разрядов суммы произведений Б пар операндов, представленных дополнительным кодом, при этом на каждом следующем такте на входы устройства может быть принята новая пара сомножителей (п - разряднссть операндов), Для получения на Выходах устройства результата с распространен ными переносами на его входы в течение (г.+1 оа 2 Б) тактов должны быть поданы нулевые сомножителяПри этом операнды новой посл;1 овательности на входы устройстьа могут подаваться на (п+1 ор 2 Б+1)-ом такте.Недостатком этого устройства является то, что при вычислении произведений одиночных пар сомножителей очередная пара сомножителей может быть принята на входы устройства только по истечении (и + +1 оя М) холостых тактов после прие- .ьма предыдущей пары. Цель изобретения - повышение быстродействия при нахождении произведения одиночных пар операндов.Поставленная цель достигается тем, что в устройство вводятся элемент НЕ, элемент И-НЕ, коммутатор, причем вход элемента НЕ соединен с шиной управления устройства, а выход - с первым входом элемента И-НЕ, второй вход которого соединен с шиной тактовых импульсов устройства, вход элемента НЕ соединен с первым управляющим входомкаждого (:;,)-го вычислительного элемента матрицы, управляющим входом.коммутатора, выход элемента ИНЕ соединен с вторым управляющим входомкаждого (,-го вычислитель ного элемента матрицы, с вторым5 управляющим входом накапливающего сумматора, с управляющими входами первого и второго регистров операнда, управляющими входами первого, второго, третьего триггеров, первый и второй информационные выходы накапливающего сумматора соединены.соотверственно с первым и вторым входами коммутатора, выход которого является выходом устройства, а в каж 15 дый ()-ый вычислительный элемент вне;,енй второй, третий, четвертый, пятый элементы И, первый, второй, третий и четвертый элементы ИЛИ, причем первый вход второго элемента И, управляющие входы первого, второго триггера,.триггера поразрядной суммы и триггера переноса объединены и являются вторым управляющим входом (-го вычислительного элемента, второй вход второго элемента И, первые входы третьего, четвертого и пятого элементов И объединены и являются первым управляющим входом (-го вычислительного элемента, второй вход третьего элемента И соединен с информационным входом триггера поразрядной суммы, второй вход четвертого элемента И соединен с информационным входом триггера переноса, второй вход З 5 пятого элемента И соединен с информационным входом второго триггера, выход второго элемента И и выход первого триггера соединены соответственно с первым и вторым 40 входами первого элемента ИЛИ, выход которого соединен с первым входом первого элемента И, второй вход которого соединен с выходом четвертого элемента ИЛИ и является вторым выходом (х-го вычислительного элемента, выход второго элемента ИЛИ соединен с входом поразрядной суммы одноразрядного сумматора, вход переноса которого соединен с выходом третьего элемента ИЛИ, выход третьего элемента И и выход триггера поразрядной суммы соединены соотверственно с первым и вторым входами второго элемента ИЛИ, выход четвертого элемента И и выход триггера переноса соединены соответственно с первым и вторым входами третьего элемента ИЛИ,выход пятого элемента И и выход второго триггера соединены соответственно с первым и вто рым входами четвертого элемента ИЛИ, а в накапливающий сумматор введен (и+2) разрядный сумматор, причем выходы второй группы сумматоров и ;(и+2) разрядного сумматора являются 65 соответственно первым и вторым информационными выходами накапливающего сумматора, первый и второй информационныевходы (и+2) разрядного сумматора соединены соответственно с информационными входами третьего и четвертого регистров, входысброса второго, третьего и четвертого регистров объединены и являются первым управляющим входом накапливакщего сумматора, тактовые входы первого, второго, третьего ичетвертого регистров объединены иявляются вторым управляющим входомнакапливающего сумматора,На фиг. 1 изображена структурнаясхема предлагаемого устройства,на фиг. 2 - структурная схема вычислительного элемента; на фиг, 3структурная схема накапливающегосумматора.Устройство состоит из матрицы 1вычислительных элементов, имеющейи+1 строку, причем первые три строки содержат по (2 и+1)-му вычислительному элементу, а каждая последующая строка имеет на один вычислительный элемент меньше по сравнению с предыдуцтей, накапливающегосумматора 2,;регистров, 3 и 4 операндов, группй элементов И-НЕ 5 и 6,элемента И-НЕ 7, элемента НЕ 8.икоммутатора 9. Одноразрядный элемент 1 содержит одноразрядный сумматор 10, элемент И 11, триггеры 12 и 13, триггер 14 поразряднойсуммы, триггер 15 переноса, элементы И 16-19, элементы ИЛИ 20-23.Накапливающий сумматор 2 содержитрегистры 24-27, группы одноразрядных сумматоров 28 и 29 и (и+2) разрядный сумматор 30. Кроме того, вустройстве имеется тактовая шина 31, шина 32 установки в "0",шины 33 и 34 операндов, управляющая шина 35, выходная шина 36 итриггеры 37-39,Устройство работает:следуюцим образом.При наличии на управляющей шине 35 логического "0" устройство принимает на каждом такте новую пару операндов, при этом элементы И 16-19 в вычислительных элементах 1 заперты "низким" управляющим уровнем, а выходы второй группы сумматоров 28 через коммутатор 9 поступают на выходную шину 36.При наличии на управляющей шине 35 уровня логический "1" сигнал с выхода элемента НЕ 8 поступает на вход элемента И-НЕ 7 и запрещает поступление тактирующих импульсов на все триггеры и регистры устройстВе. 1 ем самым он запрещает прием информации в триггеры 12-15каждого (1-го вычислительногоэлемента матрицы 1 и регистры 24-27накапливающего сумматора 2. Одновременно этот сигнал, поступая напервые входы элементов И 16-19каждого вычислительного элементаматрицы 1 разрешает распространение сумм и переносов в матрице 1вычислительных элементов и накапливающем сумматоре 2. Содержимоерегистров 3 и 4 (где находитсяпара сомножителей А и В в дополнительном двоичном коде) передаетсяна элемент И 11, на первый вход которого будет подан код Ь а 1 Ь,а Ьи,аЬ,а на второй входкод аоЬоаЬ ап Ьи. а, Вместес этим, в зависимости от знаковсомножителей и в соответствии стабл. 1, через элемент И 17 иИЛИ 21, а также через элементы И 18и ИЛИ 22 на входы сумматоров 10вычислительных элементов первойстроки через группы элементов И-НЕ5 и 6 поступят удвоенные обратныекоды содержимого регистров 3 и 4При этом, если произошла передачаудвоенного обратного кода какоголибо из сомножителей на входы матрицы 1, через триггер 38 либо черезтриггер 39 распространится "1", предназначенная для формирования дополнительного кода этого сомножителя.Это необходимо для коррекции результата, так как в результате перемножения в матрице 1 вычислительныхэлементов чисел А и В,представленныхдополнительным кодом, знаковые разряды операндов участвуют в выполняемой операции наравне со значащимии происходит искажение результата.1формирование произведения ввиде поразрядных сумм и переносовпроисходит в результате их распространения с .-ой строки на .+1 строку и т.д. до последней строки матрицы вычислительных элементов. Причем распространение переносов .-ойстроки матрицы 1 вычислительных элементов к .+1 строке матрицы 1 осу-ществляется через элементы И 16 иИЛИ 20 со сдвигом на один разряд влево, а через элементы И 19 и ИЛИ 23 -со сдвигом на разряд вправо, чтообеспечивает формирование всех и+1частичных произведений. С выходовпоследней строки матрицы 1, содержащей и+3 вычислительных элементов,значения (и+2)-ых старших поразрядных сумм и переносов, представляющих и+2 старших разряда произведения, поступают на первые и вторыевходы (и+2)-ых разрядного сумматора 30 и с его выходов после распространения переноса произведение пары операндов через коммутатор 9поступает на выходную шину 36, при этом коммутатор 9 пропускает информацию с выходов (и+2) разрядногосумматора 30 при высоком" уровнена шину 35, Длительность такта визвестном устройствене может бытьменьше суммы задержек распростране-ния сигнала через триггер (т),одноразрядный сумматор () и элемент И (1 зи ) вычислительного элемента,10Я д щ фФПри использовании элементов 155серии эти задержки соответственносоставляют: с = 20 нс, с,; - 15 нс,8 нс, а минимальное время так 15 та ,. = 43 нс,Таким образом, в известном устройстве на выходе матрицы 1 вычислительных элементов через Т = (и+1)хй появитсяпроизведение пары операндов в виде поразрядных сумм ипереносов,Для получения произведения пары операндов с распространенными переносами необходимы еще и+2 такта работынакапливающего сумматора, при этомновые операнды на выходы устройства принимать нельзя.Таким образом, при разрядности операндов и = 16 на выходе устройства произведениепоявится через (2 и+3) такта или че"рез 1505 нс в 1,5 мкс,В предлагаемом устройстве задержка распространения сигнала через вычислительный элемент состоитиз суммы задержек на двух элементах И ( 2), элементе ИЛИ ( С ищ ) иодноразрядного сумматора (С).40 При егореализации на элемейтах155 серии задержка распространениясигнала через одноразрядный элемент составитС,. = 2 Сдч+ СуАч+ Сд = 28 + 8 +45 +8 + 15 = 39 (нс)ищ,= 8 нс,Так как матрица 1 вычислительныхэлементов состоит из (и+1)-ой строки1 1Гто через Т, = (и+1) 1,.на ее выходепоявится произведение пары операндовв виде поразрядных сумм и переносов, Это время составляет Т(16 + 1)39 = 663 нс,Для получения произведения сраспространенными переносами необходимо поразрядные суммы и переносы подать на 18 разряд (при и = 16),сумматор с групповым переносом,реализованный на 5-ти микросхемахН 155 ИПЩ и одной микросхеме К 155 ИП 4,60 при этом время задержки распространения сигнала составит Т, = 90 нс.Общее время умножения пары операндов,таким образом, в предлагаемомустройстве составляет 753 нс:0,75 мкс, что65 в 2 раза меньше, чем в известном,=4-2 ВА+АВ П р и м е ч а н и е. При А О и В О на выходах матрицы 1 вычислительных элементов будет результат -2 В -2 А,1 АВ, так как четверка представляет собой перенос в несуществующий разряд. А) В1+(1-Х)ВА 1+(1-В)1+(1-А); 1+(1-В)1056184 оставитель Л.Медведе ехред Л.Лч Ко ор Л.Коэориэ Тираж 7 Государственног елам иэобретени Москва, Ж,Подпискомитета СССРи открытийущская наб д.4 303 д, ул,Проектная,Фили аказ 9307/42ВНИИП П "Патент", г ктор Л. Ильи