Суммирующее устройство с плавающей запятой

СОЮЗ СОВЕТСКИХСОЦИАЛИСТИЧЕСКИХРЕСПУБЛИК ЕТ АВТОРСН СВИДЕТЕЛЬСТВ 8-2 9 43 . А. Сулин, В.М, Таран Виневская диотехническийлмыкова идет ство ССС1973.во СССР1977.во СССР1972 етельс 7/49,етельс 7/49,ра ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТ ИСАНИЕ ИЗ(прототип),(54)(57) 1. СУМИРУЮЩЕЕ УСТРОЙСТВО С ПЛАВАЮЩЕЙ ЗАПЯТОЙ, содержащее сумматор, элемент И, элементы ИЛИ, о т л и ч.а ю щ е е с я тем, что,. с целью увеличения диапазона представления чисел, устройство содер-, жит блок задержки, коммутатор порядков,преобразователь позиционного кода в знакоразрядный, регистр порядка, регистр мантиссы, дешиф тор, блок анализа мантиссы, блок элементов И-ИЛИ, счетчик, регистр промежуточной суммы, четыре элемента задержки, два элемента 4 И-ИЛИ, блок приема мантиссы и два триггера, причем первый и второй информационные входы блока задержки подключены соответственно к положи тельному и отрицательному входам первого операнда устройства, а его управляющий вход является первым управляющим входом устройства, первый и второй выходы блока задержки подключены соответственно к пер,евому и второму управляющим входам сумматора, первому и второму входам коммутатора порядков и к первому и второму входам первого элемента ИЛИ, выход которого подключен к щ и9 С 06 Г 7 49: первому входу элемента и, выходкоторого подключен к третьему управляющему входу сумматора, входрегистра порядка является входомзаписи порядка второго операндаустройства, а выходы регистра по"рядка подключены к соответствующимвходам первой группы блока элемен"тов И-ИЛИ, выходы которого подключены к соответствующим входам регистра промежУточной суммы, выходы последнего подключены к соответствующим информационным входамсчетчика и к первой группе инфррмационных входов сумматора со сме.щением на один разряд в сторонустарших разрядов, выходы сумматора подключены к соответствующимвходам второй группы блока элементов И-ИЛИ, причем выходы четырехстарших разрядов сумматора подключены соответственно к первому,второму, третьему и четвертому входам преобразователя позиционногокода в знакоразрядный, второй, третий и четвертый входы которого соединены соответственно с первым,вторым и третьим входами блока анализа мантиссы, первый и второй выходы которого подключены к единичнымвходам соответственно первого и .второго триггеров, нулевые входыкоторых подключены к входу сбросаустройства, первый и второй выходы преобразователя позиционногокода в знакоразрядный соединенысоответственно с третьим и четвертым входами коммутатора порядков ис входами соответственно первогои второго элементов задержки, выходы которых соединены с входамитретьего и четвертого элементовзадержки соответственно, третийвыход преобразователя позиционногокода в знакоразрядный подключенк первому управляющему входу блОкаэлементов И-ИЛИ, входы регистраР Подписномитета СССРткрытийя наб., д. 4/5 Заказ Филиал ППП "Патент", г. Ужгород, ул. Проектная,307/42 Тираж 706 ВНИИПИ Государственного к по делам изобретений и 13035, Москва, Ж, Раушскмактиссы подключены к шине записи.мактиссы второго операнда устройства, а его выходы соединены с соответствующими входами второй группыблока элементов И-ИЛИ, инверсныйвыход знака счетчика подключен кпервому управлялцему входу дешифратора и к первому входу блока приемамантиссы, выход которого подключенк второму управляющему входу блокаэлементов И-ИЛИ, управляющий входблока анализа мантиссы, третий, четвертый и пятый управляющие входы блока элементов И-ИЛИ, первый управляющий вход счетчика и второй входблока приема мантиссы являются управляющими входами с второго по седьмойустройства соответственно, прямойвыход знака счетчика подключен к второму управлящцему входу счетчикаи к первому входу второго элементаИЛИ, второй вход которого подключенк выходу старшего разряда дешифратора, входы которого подключены ксоответствунчцим информационным выходам счетчика, а остальные выходы дешифратора подключены к соответствующим входам второй группы информационных входов сумматора, первый входкоторого соединен с выходом второгоэлемента ИЛИ, второй вход элементаИ подключен к второму управляющемувходу дешифратора, четвертому управляющему входу сумматора, первым управляющим входам элементов 4 И-ИЛИ ик первому управлялцему входу устройства, вход стробирования счетчикаявляется входом стробирования устройства, входы сброса счетчика, регистра промежуточной суммы и коммутатора порядков подключены к входу сброса устройства, прямые выходы первогои второго триггеров подключены соответственно к первым и вторым группамвходов элементов 4 И-ИЛИ, входы третьей,группы первого элемента 4 И-.ИЛИ под-.ф ключены соответственно к выходам,первого и третьего элементов задержки и первому выходу преобразователя позиционного кода в знакоразрядный, входы третьей группы второгоэлемента 4 И-ИЛИ подключены соответственно к выходам второго и четвертого элементов задержки и второму выходу преобразователя позиционного кода в . знакоразрядный , вторыеуправляющие входы первого и второго,элементов 4 И-ИЛИ подключены соответственно к первому и второму выходам коммутатора порядков, а выходыэлементов 4 И-ИЛИ являются выходамирезультата устройства,2. Устройство по п. 1, о т л ич, а ю щ е е с я тем, что коммутатор порядков содержит два триггера,сумматор по модулю два, четырехразрядный сумматор, четыре элемента задержки, три элемента ИЛИ, элемент И-НЕ, три элемента 2 И-ИЛИ, два элемента 2 И, причем нулевые входы триггеров подключены к входу сброса коммутатора порядков, инверсный выход первого триггера подключен к входу первого элемента задержки, выход которого соединен с первыми ивторыми входами первого и второго элементов 2 И-ИЛИ, третьи и четвертые входы которых подключены к старшему знаковому выходу четырехразрядного сумматора, пятые входы подключены к старшему значащему выходу четырехразрядного сумматора, входу второго элемента задержки и к первому входу элемента И-НЕ, второй и третий входы которого соединены соответственно с младшим и средним знаковыми выходами четырехразрядного сумматора, подклкченными к входам соответствейно третьего и четвертого элементов задержки и соответственно к первому и второму входам третьего элемента 2 И-ИЛИ, третий и четвертый входы которого подключены к выходу элемента И-НЕ, а выход третьего элемента 2 И-ИЛИ соединен с единичным входом первого триггера и с шестыми входами первого и второго элементов 2 И-ИЛИ, выходы которых подключены соответственно к нулевому и единичному входам второго триггера, прямой выход которого подключен к первому и второму входам первого элемента 2 И, а инверсный к первому и второму входам второго элемента 2 И, третий и четвертый входы первого элемента 2 И подключены соответственно к первому и второму входам коммутатора порядков, третий и четвертый входы которого подключены соответственно к третьему и четвертому входам второго элемента 2 И, первый и второй выходы первого элемен та 2 И подключены к первым входам соответственно первого и второго элементов ИЛИ, вторые входы которых подключены соответственно к первому и второму выходам второго элемента 2 И, выходы первого и второго элементов ИЛИ являются соответственно первым и вторым выходами коммутатора порядков, первый вход которого подключен к первому входу нулевого рязряда четырехразрядного сумматора, второй вход нулевого разряда которого подключен к третьему входу коммутатора порядков, второй вход которого подключен к первым входам сумматора по модулю два и третьего элемента ИЛИ, вторые входы которых подключены к четвертому входу коммутатора порядков, а выходы подключены соответственно к третьему входу нулевого разряда и к первым входам первого, второго и третьего разрядов четырехразрядного сумматора, вторые, входы которых подключены соответст1056182 венно к выходам второго, третьегои четвертого элементов задержки,3. Устройство по пп. 1 и 2, о т л и ч а ю щ е е с я тем, что блок анализа мантиссы содержит два элемента 2 И-ИЛИ, первые и вторые вхо. ды которых подключены к первому.входу блока, второй вход которого подИзобретение относится к вычислительной технике и может быть использовано в вычислительных машинах и устройствах, работающих в позиционной и избыточной системах счисления.Известно устройство для сложения и вычитания чисел в избыточной двоичной системе счисления, содержащее в каждом разряде блок формирования отрицательной суммы, блок10 формирования положительного переноса, триггер хранения результата, блок формирования положительной суммы и блок формирования отрицательного переноса. Операнды представлены в избыточной двоичной системе 35 счисления 1 .Недостатком этого устройства является малый диапазон представления чисел и предварительное сложенное масштабирование при подготовке зада чи.Известно также устройство для сло. жения и вычитания чисел, содержащее пятиразрядный сумматор, три триггера хранения информации, две 25 группы схем И, три элемента И, три элемента НЕ, триггер настойки, при этом выходы трех старших разрядов сумматора соединены с информационными выходами трех триггеров, выходы которых соединены с выходами устройства 2 .Это устройство позволяет сократить время выполнения представления чисел.Наиболее близким к предлагаемому является устройство сложения - вычитания неизбыточного и избыточного аргументов в двоичной системе счисления, содержащее блоки формирования суммы и переноса, схему формирования логического дополнения, 40 схему формирования действительного значения суммы ипереноса и логические элементы И, ИЛИ. Один аргумент представлен в обычной двоичной системе счисления, а другой - 5 в избыточной двоичной системе с ф цифрами 1, 0,.1 ЗД .Недостатком этого устройства является малый диапазон представлеключен к третьим и четвертым входамэлементов 2 И-ИЛИ, пятые и шестые входы которых подключены к управляющему входу блока, третий вход которого подключен к седьмому и восьмому входам первого элемента 2 ф-ИЛИ,выходы первого и второго элементов2 И-ИЛИ являются соответственно первыми вторым выходами блока. ния чисел, что приводит к предварительному сложному масштабированию переменных при подготовке задачи.Цель изобретения - увеличение диапазона представленля чисел.Для достижения поставленной цели суммирующее устройство с плавающей запятой, содержащее сумматор, элемент И, элементы ИЛИ, содержит блок задержки, коммутатор порядков, преобразователь позиционного кода в знакоразрядный, регистр порядка, регистр мантиссы, дешифратор, блок анализа мантиссы, блок элементов И-ИЛИ, счетчик, регистр промежуточной суммы, четыре элемента задержки, два элемента 4 И-ИЛИ, блок приема мантиссы и два триггера, причем первый и второй информационные входы блока задержки подключены соответственно к положительному и отрицательному входам первого операнда устройства, а его управляющий вход является первым управляющим входом устройства, первый и второй выходы блока задержки подключены соответственно к первому и второму управляющим входам сумматора, первому и второму входам коммутатора порядков и к первому и второму входам первого элемента ИЛИ, выход которого подключен к первому входу элемента И, выход которого подключен к третьему управлякщему входу сумматора, вход регистра порядка является входом записи порядка второго операнда устройства, а выходы регистра порядка подключены к соответствующим входам первой группы блока элементов И-ИЛИ, выходы которого подключены к соответствующим входам регистра промежуточной суммы, выходы послед. него подключены к соответствукщим информационным входам счетчика и к первой группе информационных входов сум" матора со смещением на один разряд в сторону старших разрядов, выходы сумматора подключены к соответствующим входам второй группы блока элементов И-ИЛИ, причем выходы четырех старших разрядов сумматора подклю 1056182чен.;. с,1";твстственно к первому, второму, третьему и четвертому входам преобразователя позиционного кода в знакоразрядный, второй, третий и четвертый входы которого соединены соответственно с первым, вторым и третьим входами блока анализа мантиссы, первый и второй выходы которого подключены к единичным входам соответственно первого и второго триггеров, нулевые входы которых 10 подключены к входу сброса устройства, первый и второй выходы преобразователя позиционного кода в знакоразряд- ный соединены соответственно с третьим и четвертым входами коммутато . ра порядков и с входами соответственно первого и второго элементов задержки, .выходы которых соединены с входами третьего и,четвертого элементов задержки соответственно, третий выход преобразователя позиционного кода в знакоразрядный подключен к первому управляющему входу блока элементов И-ИЛИ, входы регистра мантиссы подключены к шине записи мантиссы второго операнда устройства, а его выходы соединены с соответствующими входами второй группы блока элементов И-ИЛИ, инверсный выход знака счетчика подключен к первому управляющему входу 30 дешиФратора и к первому входу блока приема мантиссы, выход которого подключен к второму управляющему входу блока элементов И-ИЛИ, управляющий вход блока анализа мантиссы, З 5 третий, четвертый и пятый управляющие входы блока элементов И-ИЛИ, первый управляющий вход счетчика и вторрй вход блока приема мантиссы являются управляющими входами со второго по седьмой устройства соответственно, прямой выход знака счетчика подключен к второму управляющему входу счетчика и к первому входу второго элемента ИЛИ, второй вход которого подключен к выходу 45 старшего разряда дешифратора, входы которого подключены к соответствующим информационным выходам счетчика, а остальные выходы дешифратора подключены к соответствующим 50 входам второй группы информационных входов сумматора, первый вход которого соединен с выходом второго элемента ИЛИ, второй вход элемента И подключен к второму управляющему входу дешиФратора, четвертому управляющему входу сумматора, первым управляющим входам элементов 4 И- ИЛИ и к первому управляющему входу устройства, вход стробирования счет чика является входом стробирования устройства, входы сброса счетчика, регистра промежуточной суммы и комму татора порядков подключены к входу сброса устройства, прямые выходы ,первого и второго триггеров подклю чены соответственно к первым и вторым группам входов элементов 4 И-ИЛИ, входы третьей группы первого элемента 4 И-ИЛИ подключены соответственно к выходам первого и третьего элементов задержки и первому выходу преобразователя позиционного кода в знакоразрядный, входы третьей группы второго элемента 4 И-ИЛИ подключены соответственно к выходам второго и четвертого элементов задержки и второму выходу преобразователя позиционного кода в знакоразрядный, вторые управляющие входы первого и второго элементов 4 И-ИЛИ подключены соответственно к первому и второму выходам коммутатора порядков, а выходы элементов 4 И-ИЛИ являются выходами результата устройства.Коммутатор порядков содержит два триггера, сумматор по модулю два, четырехразрядный сумматор, четыре элемента задержки, три элемента ИЛИ, элемент И-НЕ, три элемента 2 И-ИЛИ, два элемента 2 И, причем нулевые входы триггеров подключены к входу сброса коммутатора порядков, инверс. алый выход первого триггера подключен к входу первого элемента задержки, выход которого соединен с первыми и вторыми входами первого и второго элементов 2 И-ИЛИ,третьи и четвертые входы которых подключены к старшему знаковому выходу четырехразрядного сумматора, пятые входы подключены к старшему значащему выходу четырех- разрядного сумматора, входу второго элемента задержки и к первому входу элемента И-НЕ, второй и третий входы которого соединены соответственно с младшим и средним знаковыми выходами четырехразрядного сумматора, подключенными к входам, соответственно третьего и четвер-.того элементов задержки и соответст венно к первому и второму входам третьего элемента 2 И-ИЛИ, третий и четвертый входы которого подключены к выходу элемента И-НЕ, а выход третьего элемента 2 И-ИЛИ соединен с единичным входом первого триггера и. с шестыми входами первого и второго элементов 2 И-ИЛИ, выходы которых подключены соответственно к нулевому и единичному входам второго триггера, прямой выход которого подключен к первому и второму входам первого элемента 2 И, а инверсный - к первому и второму вхо дам второго элемента 2 И, третий и четвертый входы первого элемента 2 И подключены соответственно к первому и второму входам коммутатора порядков, третий и четвертый входы которого подключены соответственно к третьему и четвертому входам второго элемента 2 И, первый и второй выходы первого элемента 2 И подключены к первым входам сооттата, управляющие .входы 15 с третьего по седьмой устройства, элементы 16 задержки, вход 17 сброса устройства, элементы 4 И-ИЛИ;18,регистр 19 порядка, блок 20 эле 5 ментов И-ИЛИ, регистр 21 промежуточной суммы, счетчик 22, выходы23 результата устройства, вход24 стробирования устройства, вход25 записи порядка, вход 26 записи10 мантиссы, триггеры 27 управления.Блок задержки (фиг 2) содержит элементы 28 задержки, элементы И-ИЛИ 29 и 30. Коммутатор 3 по рядков фиг. 3) содержит элементИ-НЕ 31, элемент 2 И-ИЛИ 32, триггеры 33, элемент 34 задержки, элементы 2 И-ИЛИ 35 и.36, элементы2 И 37 и 38, элементы ЙЛИ 39 и 40,.сумматор 41 по модулю два, элементИЛИ 42, четырехразрядный сумматоро 2 43, элементы 44 задержки. В составпреобразователя 4 позиционного кода в энакоразрядный (фиг. 4) входят элементы 2 И-ИЛИ 45 и 46; эле"мент ИЛИ 47, сумматор 48 по модулю два. Блок 5 анализа мантиссыфиг. 5) состоит из элементов2 И-ИЛИ 49 и 50. Блок приема мантиссы13 включает в себя элементы ЗИ-ИЛИ51, элемент И 52, элемент 53 задерж 30 ки и элемент И 54.Входы 1 поступления знакоразрядныхкодов операнда (о)подключены кодноименным входам блока 2 задержки. Выходы блока 2 соединены. с первыми и35 вторыми входами коммутатора 3, сумматора 6 и через элемент ИЛИ 8 свходом элемента И 9Выходы регистра 19 порядка соединены через блок20 элементов И-ИЛИ с входами К-старших и К-младших разрядов регистра 21.Выходы регистра 21 подключены со смещением на один разряд в сторону старших разрядов к входам сумматора6 и к входам счетчика 22. Выходы старших разрядов сумматора 6 соединены45 1 с входами преобразователя 4 и с входами блока 5 анализа. Выходы преобразователя 4 соединены с третьими четвертым входами коммутатора 3и с входами элементов 16 задержки,Выходы первого и второго элементов16 задержки соединены с входами третьегои четвертого элементов 16 задержки соответственно,Входы элементов 4 И-ИЛИ 18 соединены с выходами коммутатора 3,преобразователя 4, с единичными выходами триггеров 27, с выходами элементов 16 задержки и с входом 10поступления сигнала, выделяющегопорядок операндов(д Ъ) . Единичные60 входы триггеров 27 соединены спервым и вторым выходами блока 5анализа соответственно, Первыйвыход счетчика соединен с управ 65 ветственно первого и второго элемен тов ИЛИ, вторые входы которых подключены соответственнО к первому и второму выходам второго элемента 2 И, выходы первого и второго элементов ИЛИ являются соответственно первым и вторым выходами коммутатора порядков, первый вход которого подключен к первому входу нулевого разряда четырехразрядного сумматора, второй вход нулевого раз ряда которого подключен к третьему входу коммутатора порядков, второй вход которого подключен к первым входам сумматора по модулю два и третьего элемента ИЛИ, вторые входы которых подключены к четвертому входу коммутатора порядков, а выходы подключены соответственно к третьему входу нулевого разряда и к первым входам первого, второго и третьего разрядов четырехразряднОг сумматора, вторые входы которых подключены соответственно к выходам второго, третьего и четвертого элементов задержкиБлок анализа мантиссы содержит два элемента 2 И-ИЛИ, первые и вторые входы которых подключены к первому входу блока, второй вход которого подключен к третьим и четвертым входам элементов 2 И-ИЛИ, пятые и шестые входы которых подключены к управляющему входу блока, третий )вход которого подключен к седьмому и восьмому входам первого элемента 2 И-ИЛИ, выходы первого и второго элементов 2 И-ИЛИ являются соот.ветственно первым и вторым выходами блокаНа фиг. 1 представлена блок-схема суммирующего устройства с плавающей запятой; на фиг. 2 - схема блока задержки, на фиг. 3 - схема коммутатора порядков, на фиг. 4 схема преобразователя позиционного кода в знакоразрядный; на фиг. 5 блок анализа мантиссы; на фиг. 6 блок элементов И-ИЛИ и блок приема мантиссы.Устройство с плавающей запятой содержит входы 1 поступления знакоразрядных кодов операнда О , блок 2 задержки, коммутатор 3 порядков, преобразователь 4 позиционного кода в знакоразрядный, блок 5 анализа мантиссы, сумматор 6, имеющий допол,нительные селективные входы выбора операции суммирования - вычитания (йапример, микросхема КМ 155 ИПЗ), элементы ИЛИ 7 и 8, элемент И 9, первый управляющий вход 10 устройства - вход поступления сигнала, выделяющего порядок операндов а и Ь дешифратор 11, регистр 12 мантиссы, блок 13 приема мантиссы, второй управляющий вход 14 устройства вход поступления управляющего сигнала нормализации мантиссы резуль ляющим входом дешифратора 11 и входом блока 20 элементов И-ИЛИ,Пэ - порядок операнда Я в позиционном коде; 40П - -ый разряд порядка операнада (о) в избыточном коде;5 - преобразованное значение(ппорядка операнда (Ъ) в позиционном коде;5 п 1 - выделенные четыРе стаРших(три знаковых и старшийзначащий) разряды порядкаоперанда (Ь)П; 1 -ый разряд порядка реэультата вычислений в иэбыточном коде;зф 8 П - знак 1 -ой разности порядков,8 П"- выделенные три старших (двазнаковых и один старший 55значащий) разряды (-1)-ойразности порядков;ЦЗП"- единичная функция выделен- .ной ( -1)-ой разности порядков.60Предложенный алгоритм технически реализуется следующим образом. Предварительно сбрасываются" внуль (по входу 17) регистр 21,счетчик 22 и триггеры 27. Записываетчерез блок 13 приема мантиссы, вто. рой соединен с управляющим входом счетчика 22 и входом сумматора Б через элемент ИЛИ 7.В предложенном устройстве проиэ водится суммирование, вычитание чисел с плавающей запятой (представленных в энакоразрядной и позиционной системах счисления) в следующей последовательности.Вначале выполняются действия над порядками по алгоритму: 1, если бп ) 31, если дпя -3О, в остальных случаях1, если б 8 П":Оч 8 П(Об"Д"8"О, еслибы 8 П=Очи П" О б 5 п 8 П" еслибы П" "=1 О, если 8 П " ( 2б ВП" =1 . 1, если 6 П 32 ся (по входу 25) в регистр 19 порядок Пб . Блок 2 задержки включаетсясигналом, поступающим на вход 10.При выполнении операции над порядками в первом такте информация пере записывается по сигналу, поступающему на вход 15 из регистра 19 в К-старшие разряды регистра 21. С выхода регистра 21 выдается порядок параллельным кодом, сдвинутый в сторону старших разрядов на один разряд на входы К-старших разрядов сумматора б.Результат, четыре старших разрядавыдается из сумматора б на преобразователь 4. В преобразователе (фиг.4)анализируются три знаковых разряда(Зн 1, Зн 2 и ЗнЗ) и старший значащийразряд, в результате чего формируется знакораэрядный (избыточный) код1 О, + 1 порядка По, При этом +1выдается элементом 45, когда результат меньше или равен -3. В остальныхслучаях выДается нуль. При выдаче.+1 вырабатывается сумматором 48 помодулю два корекция знака с (+)на (-) и наоборот при выдаче -1 вырабатывается коррекция знака с (-)на (+). Во всех последующих тактахпреобразование выполняется аналогично первому такту. Через такт после записи информации в К-старшиеразряды регистра 21 записываетсяпорядок Пв в К-младшие разряды регистра 21, что обусловлено задержкойпреобразователя 4 кода. В третьемтакте вычитания порядков производятся по сигналу, поступающемуна вход 10. При этом знакораэрядные коды принимаются на селективные входы сумматора с инверсией,т.е. при поступлении, например,+1 сумматор настраивается на вычитание иэ порядка Пб единичногоразряда Па, поступающего с элемента И 9.Порядок Ц 8 , продвигаясь в сумматоре б в сторону старших разрядов, преобразуется в преобразователе 4 в знакоразрядный код, а восвободившиеся разряды сумматорапродвигается разность порядков ВИТаким образом, в конце, операциинад порядками разность порядковзапишется в К-старшие разряды регистра сумматора б и в К-старше разряды регистра 21, а порядок преобразуется в знакоразрядный код и выдается в коммутатор 3. Вычисленная разность порядков 3 П перезаписывается из К-старших разрядов регистра 21 в счетчик 22 по сигналу,поступающему на вход 15 (3) .В коммутаторе порядков (фиг. 3)вычисляется сумматором 43 совместно с элементами 41,и 42, начиная состарших разрядов( -е значения разности порядков 3 П . При этом в схеме коммутатора порядков анализируются знаковые ЗнЗ, Зн 2, Зн 1 и старший значащий разряды разности порядков ОП . Если разность порядков о П" ) О, то элементы 37 открываются потенциалом нулевого выхода триггера 33 управления, и через открытые элементы выдается, начиная со старших разрядов, значение порядка Пв, . Если знак разности порядков оП изменяется на противоположный, то триггер 33 управления переключается в единич ное состояние сигналом, поступающим с выхода элемента 36. При этом потенциалом с единичного выхода триггера 33 открываются элементы 38 и через открытые элементы выдаются стар шими разрядами вперед-ые значения порядка 11 а, , причем порядок а выдается и в тех случаях, когда,. во-первых, разность станет равна нулю, так как при этом элементы 35 и 36 блокируются сигналом оп = О, во-вторых, при выполнении условия О П"2. так как при этом элементы 31 и 32 вырабатывают сигнал переключения триггера 33 в единичное состоя. 5 ние и тем самым элементы 35 и 36 блокируются потенциалом, поступающим с нулевого выхода триггера 33.Операция над мантиссами выполняют ся по алгоритму:30па 1, если ЬПО-ИП Щв щ,1 2, если ЬП О 1-1 - 6 П(5 пс- а 2 если ЬПО 25 "-4 М -6 Пщс 6-г 1 Мв 2 па),если Ьпсв1, если 5,3 40 "с= 1, если ф )с -3 О, в остальных случаях ".: п,2 сс С 451, если 51 ЬП = Т, если 5, ИО, если - с 5 (1 где 5 - промежуточная .сумма (разность) мантисс в первомтакте, 5,; - промежуточная сумма (разность) мантисс в позиционном коде, па --ый разряд мантиссы операнда с) в избыточномкоде, Мв - мантисса операнда 1) впозиционном коде, 5 - выделенные четыре (тризнаковых и один значащий) 60, разряды-ой промежуточной суммы, С,)- (-2)-ы РазРяд вычислен- ной мантиссы в избыточном коде, 65- нормализованное значениеивычисленной мантиссы визбыточном коде,ьПс - приращения порядка вычисленного результата.При технической реализации алгоритма выключается блок 2 задержки(снятием сигнала по входу 10), мантисса М в записывается (по входу26) в регистр 12, кроме того,на входы 1 подается знакоразрядныйкод мантиссы операнда (а), последний принимается на селективныхвходах сумматора 6 без инверсии.При этом, если разность порядков,записанная в счетчике 22, положительная, то в начале операции надмантиссами включается дешиФратор11, кроме этого, по первому тактублоком 13 выдается импульс перезаписи мантиссы Мвиз регистра 12 врегистр 21 пб сигналу "Работа",поступающему на вход 15 (4) . Вдешифраторе 11 возбуждается вэтом случае выходная шина, соответствующая значению входнойкодовой комбинации (разности порядков 6 Р), поступающей с выходовсчетчика 22. Это эквивалентно подключению к входу сумматора 6 весового единичного старшего разряда мантиссы Мд, вес которого равен 2-ЬП)Тем самым при приеме, например,-1, на входе 1 (2) сумматор настраивается на вычитание и в нем выполняется операция:Мв 2 т- 16 ПаВо всех последующх тактах мантисса ЧВ передается на входы сумматора 6 с выхода регистра 21, сдвинутв сторону старших разрядов на одинразряд. Мантисса операнда (а) поступает последовательно разряд за разрядом на входы 1 и в зависимости отзнаковых разрядов сумматор б настраивается на суммирование или вычитание,причем, если на входы 1 поступаетнуль, то результат сохраняется прежним (т.е. суммирования или вычитания не происходит) .Результат, четыре старших разряда, подается из сумматора б на преобразователь 4. В преобразователеформируется знакоразрядный код аналогично вышеописанному. В случае,если разность порядков 3 Й , записанная в счетчик 22, отрицательная,то потенциалом единичного выходатриггера знака счетчика 22 возбуждается шина старшего значащегоразряда сумматора 6, разрешаетсяпрохождение импульсов на вход счетчика 22 и, кроме того, запрещаетсявыработка блоком 13 сигнала перезаписи мантиссы. При этом на вход счетчика подаются импульсы (по входу 24)И по каждому импульсу уменьшаетсяразность порядков на единицу. При достижении в счетчике 22 нулевого кода на вход счетчика поступает сиг. нал запрета с единичного выхода разряда знака счетчика и в последнем фиксируется нулевой, код. Потенциалом нулевого выхода разряда зна" ка счетчика 22 включается дешифратор 11, в котором возбуждается первая шина, соответствующая нулевому значению 69 , а в блоке 13 вырабатывается сигнал, по которому мантисса Мц переэаписывается из регистра 12 в регистр 21. Такое действие равносильно выполнению операщ6 пУчитывая, что старшие разряды результата преобразуются в блоке 5 в знакоразрядный код, имеем:( - .6 Пб,= (5 -4 що.гф ф впа(.)1, если 53в - 1, если 53О, в остальных случаях 10 20 Нормализация вычисленной мантиссы Я 8 выполняется в первом такте по сигналу, поступающему на вход 14. При этом информация подается с выхо- Э 0 да сумматора 6 в блок 5, в котором анализируются два знаковых разряда Зн 2, Зн 1 и старший значащий разряд.При этом, если промежуточная сумма 5, 1 (т.е. когда знаковые разряды не совпадают), то элементом 49 выдается положительное приращение порядка ( 6 П = + 1), которое поступает через элемент 18, на выход устройства 23 1). По этому приращению переключается триггер 27 управления 40 в единичное состояние и потенциалом с единичного выхода этого триггера открываются соответствующие схемы И элементов 4 И-ИЛИ 18. При этом дополнительно включаются элементы 45 с16 задержки, что равносильно делению числа на 2. Если промежуточная сумма бп, ( - (т.е., когда знаковые разряды совпадают со значением старшей значащей единицы), то элементом 50 выдается отрицательное приращение порядка (ь П = 1), которое поступает на выход 23 2) через элемент 18. По этому приращению переключается триггер управления 27 в единичное состояние и потенциалом открываются соответствующие схемы И элементов 4 И-ИЛИ 18. При этом включаются дополнительный элемент 16 задержки, что равносильно умножению числа на 2.Приращение порядкац = + 1 выдается на выход устройства вслед запорядком результата и поступает на входы других таких же устройств, где осуществляется коррекция порядка по выполненной нормализации мантиссы в данном устройстве.Введение в суммирующее устройство преобразователя позиционного кода в энакораэрядный, коммутатора порядков, регистра порядков, регистра мантиссы, дешифратора-демультиплексора, блока анализа старших разрядов мантиссы, реверсивного счет; чика разности порядков, элементов задержки на такт, соединенных соответствующим образом, позволяет увеличить диапазон представления чисел в 2 Р раз, где Р - число разрядов порядка. Так, например, в известном устройстве диапазон представления чисел изменяется в пределах -2 " ( Я1-2 "), где и - длина ,разряжной сетки устройства, а Н оп. ределяет величину числа, которую можно записать в последний и -ый разряд. В предлагаемом устройстве числа могут изменяться в диапазоне -2Я с (1-2 ") 2" и, например, при шестиразрядном порядке (Р=6) диапазон представления чисел в предлагаемом в 64 раза больше, чем в известном.