Устройство для сопряжения блоков обработки данных

ОПИСАНИЕИЗОБРЕТЕНИЯК АВТОРСКОМУ СВИДЕТЕЛЬСТВУ Союз СоаетскицСоциалистическикРеспублик(22) Заявлено 031180 (21) 3221229/18-24 51) М. Ки.з О 06 Р 3/04 . с присоединением заявки Йо Государственный комитет СССР но делам изобретений н открытийОпубликовано 30,01.83. Бюллетень Мо 4 Дата опубликования описания 300183 Юа овай 1 в,Ч) Заявитель 54) УСТРОЙСТВО ДЛЯ СОПРЯЖЕНИЯ БЛОКОВ ОБРАБОТКИ ДАННЫХвычко Изобретение относится к вычислительной технике и может быть применено в системах, в котбрых один блок памяти одновременно используется несколькими блоками обработки информацииеИзвестно устройство сопряжения блоков обработки данных системы, в которой,.по крайней мере, два блока обра ботки информации используют одну общую память, содержащее блок управления(11Недостаток такой системы заключается в увеличении времени обмена из" эа необходимости программно-аппаратного анализа сигналов генератора прерывания при асинхронном обмене. Кроме того, увеличение времени происходит из- за задержки связанной с последовательным прохождением сигнала .обращения к памяти через ряд логических схем, анализирующих наличие запросов и устанавливающих приоритет.Наиболее близким техническим решением к предлагаемому является устройство, содержащее блок управления и коммутатор, управлякщле режимом запуска и останова формирователя соот,- ветственно сигналами из блока памяти и блока обработки информации (2. 30 Недостатком данного устройства является невысокая пропускная способность.Цель изобретения - повышение пропускной способности прй работе двухислительных устройств с общим блом памяти.Поставленная цель достигается тем, что в устройство, содержащее формирователь стробирующих импульсов, блок управления, включающий элементы И, триггеры, элемент ИЛИ, и элемент ЙЕ, причем вход элемента ЙЕ подключен к выходу формирователя стробирующих импульсов, введены блок размещения доступа и триггер, первый вход которого подключен к входу синхронизации устройства и к первому входу формирователя стробирующих импульсов, второй вход которого соединен с выходом триггера, причем блок разрецения доступа содержит два элемента ИЛИ и четыре элемента И, первый вход первого и второго элементов И подключены к выходу формирователя стробирующих импульсов, а выходы - к входу первого элемента ИЛИ, выход которого является выходом обращения устройства выход элемента НЕ подключен к первому входу первого элемента И блока управления, выходкоторого подключен к первому входу элемента ИЛИ, второй вход которого соединен с установочнью входом устройства, а выход - с установочным входом первого триггера, вход обращения которого соединен с первым входом обращения устройства, а выход - с пер" вым входом второго триггера, второй зход которого подключен к выходу элемента НЕ, прямой выход - к второму входу, первого элемента И, первому вхо р ду второго элемента И, второй вход которого соединен с вторым входом обращений устройства, выход второго элемента ИЛИ блока разрешения доступа соединен с информационным выходом 1 устройства, а первый и второй входы - с выходами третьего и четвертого элементов И, второй вход второго элемента И и первый вход третьего элемента И подключены к прямому выходу второго триггера блока управления, первый вход четвертого элемента И подключен к инверсному выходу второго триггера блока управления, а вторые входы третьего и четвертого элементов И подключены к первому и второму информационным входам устройства соответст-, венно.Сокращение времени связи обеспечивается преобладающим подключением через схему доступа одного из вычисли- ЗО тельных устройств, Так, например, если одним из этих устройств является канал обмена, а вторым - процессор ЦВМ, то преимущественно подключен процессор. Сигналы обращения к памя- ЗЗ ти при этом формируются по синхроимпульсам, поступакщим от Формирователя процессора. Если обращение со сто роны канала обмена отсутствует, то сигнал обращения и информация процес сора поступают на блок памяти с минимальной задержкой. Если приходит сиг" нал обращения от каналаобмена, то после его привязки к синхроимпульсам формирователя по сигналу блока управ" 4 ления схема доступа устанавливает связь канала обмена с блоком памяти на один такт. При поступлении в этот момент обращения процессора блок управления воздействует на формирова- О тель, который приостанавливает выработку синхроимпульсов для процессора на один такт, Триггер обеспечивает привязку сигнала на остановку формирователя к высокой частоте, что исключает неправильную работу формирователя. Блок управления содержит первый и второй триггеры, обеспечивакщие привязку сигнала обращения первого вы- Щ числительного устройства к стробирующим импульсам. Второй триггер (О"типа) Формирует сигналы управления, поступающие на схему доступа и в первое вычислительное устройство. Инвертор Я блока управления обеспечивает обратную полярность стробирующих сигналов. Первая схема И и схема ИЛИ обеспечивают сброс первого триггера после Фиксации сигнала, обращения вторым триггером, Вторая схема И обеспечивает выработку управляющего сигнала, приостанавливающего формирователь при совпадении сигнала с 0-триггера, разрешающего доступ первого устройства, с сигналом обращения второго устройства. Установка блока управления в исходное состояние производится сигналом Установка в Оф, подаваемого на второй вход схемы ИЛИ.Схема доступа является, по сути дела, схемой коммутации, обеспечивающей по сигналам блока управления прохождение сигналов обращения первого или Второго устройств, Сигналы обращения стробируются синхроимпульсами формирователя, Коммутацию сигналов обращения обеспечивают первая и вторая схемы И и первая схема ИЛИ. Коммутацию информации обеспечивают третья и четвертая схемы И и вторая схема ИЛИ.На Фиг. 1 приведена схема устройства для установления связи; на фиг.2 - схема блока управления; на Фиг.3 - схема блока разрешения доступа; на Фиг. 4 - временная диаграмма работы устройства.Устройство содержит блок 1 управления, триггер 2, формирователь 3 стробирующих импульсов, блок 4 разрешения доступа. Первый и второй входы обращения блока управления являются соответствующими входами устройства, При этом второй вход обращения блока объединен с входом обращения блока разрешения доступа. Первый выход блока управления является разрешакщим выходом устройства для первого блока обработки, Вход триггера 2 является входом синхронизации устройства. Выход триггера подключен к второму входу Формирователя, выход которого подключен к стробирующему входу блока 1 и стробирующему входу блока 4. Выходы Формирователя 3, поступающие на второй блок обработки, на схеме не показаны. По этим связям подаются стробирующие синхроимпульсы, обеспечивающие переработку данных вторым блоком обработки.У блока доступа к информационным первому и второму входам подключены входы устройства. Выходы блока 4 являются соответствующими выходами устройства, поступакщими на общий блок памяти. Блок управления (на Фиг. 2) содержит первый 5,и второй б элементы И, первый 7 и второй 8 триггеры, инвертор 9 и элемент ИЛИ 10. Стробирукщий вход блока является входом инвертора,;выход которого подключен к второму сигналов на первом входе обращения входу второго триггера и первому вхо- (,Обр. 1 ) и есть сигналы Обр, 2, ду первого элемента И 5, второй вход то они проходят без задержки, При которого объединен с первьм входомэтом второй блок обработки имеет досэлемента И б и подключен к прямому туп к блоку памяти в каждом цикле.1 Ф Ф выходу триггера 8, Этот выход являет- Выход элемента б (сигнал Ост,2 . ) ся первым выходом блока управления. имеет нулевое значение и не влияет Инверсный выход триггера 8 является на работу формирователя, 3, вырабатывторым выходом блока, а первый вход вающего серию синхроимпульсов для этого триггера подключен к первому второго блока обработки. Время задер" триггеру, его выходу. Первый вход 10 жки сигнала обращения фОбр, 2 опретриггера 7 является первым входом об- . деляется временами задержки одного ращения блока 1 и устройства в целом, элемента И и одного элемента ИЛИ. второй вход этого триггера подключен В том случа, когда к памяти обрак шинам питания, а установочный вход - щается первый блок обработки, сигнал к выходу элемента ИЛИ, Первый вход 5 Обр.1, поступающий асинхронно на элемента ИЛИ 10 подключен к выходу блок управления, записывается на тригпервого элемента И 5, а второй вход гер 7 и по спаду стробирукщего импульэлемента ИЛИ является установочным са, как это видно на временной диагравходом Уст. 0. Стробирующий вход мме фиг, 4, переписывается в триггер и второй вход обращения блока управ 8. В следуецем, после окончания сиг-,пения являются соответственно входом нала Обр.2, такте на прямом выхо" инвертора и вторым входом второго эле- де триггера 8 появляется единичный мента И, выход которого является тре- сигнал, устанавливакщий через элемен"ты 5 и 10 триггер 7 в нулевое состояБлок разрешения доступа, функцио" 25 ние, а также РазРешающий ФоРмиРование нальная схема которого при еотсрого приведена на сигнала обращения через элементы И.12 и ИЛИ 15 и прохождение информациифиг. 3 ф содержит первый 11 второй через элементы И 13 и ИЛИ 112, третий 13 и .четвертый 14 элементы И, первый 15 и втоРой 16 элементы ится обслуживание по сигналу Обр. ИЛИ. Первый вход элемента 11 объеди- ЗОнен с первьм входом элемента 12 и является стробирукицим входом блока. Если во время обслуживания сигнаВыходы элементов 11 и 12 подключены ла Обр.1 появляется сигнал Обр. к входам первого элемента ИЛИ 15, вы , то второй блок обработки данных ход которого .является выходом обраще в связи с прекращением выработки для ния блока. Первый вход элемента 13 него формирователем синхроимпульсов объединен с вторым входом элемента переходит в режим ожидайия окончания 12 и является первым входом блока раз- обслуживания сигнала фОбр.1 фпо решения доступа. Первый вход элемен- сигналу Ост.2, формируемому элета 14 является вторым входом блока. 4 О ментом И б и поступающему на формироВыходы элементов 13 и 14 подключены ватель. По спаду стробирующего сигк входам элемента ИЛИ 16, выход кото- нала триггер 8 сбрасывается, что вырого, второй вход .элемента 13 и вто- зывает снятие сигнала останова формирой вход элемента 14 являются соответ- рователя на выходе элемента 6 и пе- ственно информационнья выходом, пер реключение блока разрешения доступа вым и вторым информационными .входами на связь со вторым блоком обработки. блока, Второй вход элемента 11 явля- При поступлении очередного строба ется входом обращения блока. осуществляется обслуживание приостаУстройство работает следующим об- новленного сигнала Обр,2, Спадсигнала на прямом выходе триггера 8В исходном состоянии по сигналу, сигнализирувт также первому блоку обпоступающему на установочный вход бло" работки о завершении его обслуживака управления (элемент ИЛИ 10), триг- ния.геры 7 и 8 переходят в состояние, при Предлагаемое техническое решение котором по сигналам с первбго и вто" обеспечивает работу одного из блоков рого выходов блока, управления блок 4 обработки с общим блоком при отсутст 55Разрешения доступа настраивается на вии конфликтов с минимальной задержпропуск к блоку памяти сигналов и ин- кой, что осебенно важно, когда часто- формации блока обработки, подключен- та обращений этого устройства преобного к второму входу обращения (1 Обр, ладает над частотой обращений друго). т иггер 7 блока управления об го. В предлагаемом варианте задержкаРнуляется и на выходах П-триггера появ- минимальна для второго устройства и ляются сигналы, Разрешающие прохожде- ее величина опредеЛяется быстродейстние сигнала обращения и информации вием одного элемента И и одного эле.через элементы И 11 и 14 соответствен- мента ИЛИ. При использовании сущестно. Если при этом в устройстве нет 65 вующей элементной базы это время сос 993235тавляет 10-20 нс. Время задержки обслуживания первого блока обработки по сигналу Обр,2 определяется оуммой времен временем срабатывания триггера 7, временем от включения триггера 7 до спада стробирукщего импульса и временем срабатывания триггера 8. Минимальное время ожидания обслуживания сигналов Обр.1, при условии совпадения момента включения триггера 7 и спада стробирукщего импульса, состав ляет 100-120 нс, максимальное время определяется, в основном, частотой стробирующих импульсов.При совпадении обращений двух блоков обработки рабо" та второго приостанавливается на один 15 период следования синхроимпульсов. В известных устройствах задержки по обоим входам одинаковы и соответствуют задержке первого, более медленного, входа устройства. 20Таким образом, предлагаемое решение обеспечивает обслуживание по одному из входов практически без потерь времени, что особенно важно для вычислительных систем, у которых один из блоков обработки, например, вычислительный процессор, имеет частоту обращений к памяти существенно выше, чем второй, например, канал обмена с периферийными устройствами. 30Формула изобретенияУстройство для сопряжения блоков обработки данных, содержащее формирователь стробирующих импульсов, блок управления, включающий элементы И, триггеры, элемент ИЛИ, и элемент НЕ, причем вход элемента ЙЕ подключен к выходу формирователя стробирующих импульсов, о т л и ч а ю щ е е с я тем, что, с целью повышения пропускной способности, оно содержит блок разрешения доступа и триггер пеРвый 45 вход которого подключ н к входу синхронизации устройства и к первому входу формирователя стробирующих импульсов, второй вход которого соединен с выходом триггера, причем блок разрешения доступа содержит два элемента ИЛИ и четыре элемента И, первый вход первого и второго элементов И подключены к выходу формирователя стробирующих импульсов, а выходы - к входу первого элемента ИЛИ, выход которого является выходом обращения устройства, выход элемента НЕ подключен к первому входу первого элемента И блока управления, выход которого подключен к первому входу элемента ИЛИ, второй вход которого соединен с установочным входом устройства, а выход - с установочным входом первого триггера, вход обращения которого соединен с первым входом обращения устройства, а выход - с первым входом второго триггера, второй вход которого подключен к выходу элемента НЕ, прямой выход - к второму входу первого элемента И и первому входу второго элемента И, второй .вход которого соединен с вторым входом обращений устройства, выход второго элемента ИЛИ блока разрешения доступа соединен с информационным выходом устройства, а первый и второй входы - с выходами третьего и четвертого элементов И, второй вход второго элемента И и первый вход третьего элемента И подключены к прямому выходу второго триггера блока управления, первый вход четвертого элемента И подключен к,инверсному выходу второго триггера блока управления, а вторые входы третьего и четвертого элементов И подключены к первому и второму информационным входам устройства соответственно.Источники информации,принятые во внимание при экспертизе1. Патент США Р 4153934,кл. 6 06 Г 9/18,.опублик. 1979.2. Авторское свидетельство СССРпо заявке У 2671637/18-24,кл. 6 06 Р 13/04, 1978 (прототип) .993235 оставитель С. Гроехред М.Коютура С моваРедактор С. Юско Т Коррек тор Г. Решет ни 5 иал ППЛ фПатент, г, Ужгород, ул. Проектная, 4 акаэ 477/64 Тираж ВНИИПИ ГосУд по делам 113035, Москва, 704 Подписное рственного комитета СССР эобретений и открытый -35, Раушская наб., д. 4