Устройство сопряжения

Совэ Соаетскик Социапнстичеекнх Рвсвублнк(22) Заявлено 141279 (21) 2850701/18-24 (51)М с присоединением заявим йо(23) Приоритет С 06 Г 3/04 Государственный комитет СССР по делам изобретений н открытий(54) УСТРОЙСТВО СОПРЯЖЕНИЯ Изобретение относится к электронным дискретным устройствам автоматики, телемеханики и вычислительной техники, предназначено для сопряжения двух информационных каналов, когда необходимо обеспечить одновременные запись и считывание, и может быть использовано в телеметрических системах, предназначенных для сбора и хранения информации.Известно устройство сопряжения,которое содержит последовательно соединенные элементы задержки, счетчик считывания, связанный с дешифратором считывания, компаратор, счетчик записи, подключенный к накопителю через дешифратор записи, и элемент И.Оно позволяет сопрягать информационные каналы, формирует сигнал "Очистка" накопителя и исключает наложение избыточной информации на заранее записанную при переполнении накопителя 1,Однако указанное устройство не позволяет реализовать одновременные запись и считывание непрерывно следующего асинхронного потока цифровых данных.Известно также устройстао сопряжения, которое солержит азотное число накопителей (от 2-х и более), записьюв которые управляют младшие разрядыадреса. Укаэанный способ управленияпамятью (расслоение памяти) позволяет увеличить пропускную способностьпамяти, однако не обеспечивает асинхронную запись и считывание информации (2 )Наиболее близким к предлагаемомуизобретению по технической сущностиявляется устройство сопряжения, которое содержит три ЗУ каждое с индикатором состояния, элементы И, которые обеспечивают поступление вхад ных данных в нужное ЗУ. волоки вводаи вывода управляют соответственновводом и выводом данных. Схема запре.та Формирует сигналы, которые используются блоком ввода для запрета 20 вывода на время ввода 3 .Однако известное устройство имеет относительно невысокое быстродействие при выдаче данных из накопителя: а именно, при неблагоприятномсоотношении потоков требований насчитывание и запись может затянутьсявремя ожидания считываемого массиваинформации. Обращение к накопителямизвестного устройства организовано 30 таким образом, что если в первый на857967 20 45 копитель записывается информация,то считывание из него блокируется.Обращение на считывание в этом случае разрешено из второго и третьего накопителей.Если скорость выдачи информации превышает скорость записи, то после "Очистки" второго и третьего накопителей устройство не может считать информацию из первого накопителя до тех пор, пока запись в него не закончится, Это приводит к затягиванию времени ожидания выдачи данных до полного заполнения первого накопителя.Цель изобретения - повышение быстродействия. Поставленная цель достигается тем, 15 что в устройство сопряжения, содержащее.два входных регистра, два бло-. ка стековой памяти, счетчик записии счетчик чтения, два выходных регистра, коммутатор, четыре элемента И и индикатор состояния памяти, причеМ первый вход устройства соединен с информационными входами входных регистров, второй вход устройства соединенс первыми входами первого и второго 2элементов И и с синхронизирующим входом индикатора состояния памяти,выходы первого и второго элементов Исоединены с управляющими входами соответственно первого и второго входных регистров, выход входного регистра соединен с информационным входом соответствующего блока стековойпамяти, выход блока стекавой памятисоединен с информационным входомсоответствующего выходного регистра,выходы выходных регистров соединеныс информационными входами коммутатора, выход которого является первымвыходом устройства, третий вход устройства соединен с первьми входами 40 третьего и четвертого элемента И и с первым запускающим входом индикатора состояния памяти, первый и второйвыходы которого соединены соответственно с вторым выходом устройства,сблокирующим входом счетчика адресазаписи и,с третьим выходом устройства, с блокирующим входом счетчикаадреса чтения, выход счетчика адреса чтения соединен с адресными входами чтения блоков стековой памяти,первый информационный выход счетчика адреса записи соединен с адресными.входами записи блоков стековойпамяти, выход третьего элемента Исоединен с входом считывания первого блока стековой памяти и с управляющим входом первого выходного регистра, а выход четвертого элементаИ соединен со входом считывания второго блока стековой йамяти и с управ О ляющим входом второго выходного регистра, введены распределитель импульсов записи, распределитель импульсов чтения, блок асинхронной записи, схема сравнения, регистр начального адреса и блок формированияначала сообщения, причем второй итретий входы устройства соединены сзапускающими входами распределителей импульсов соответственно записии чтения, первый выход распределителя импульсов записи соединен с вторым входом первого элемента И и с первым входом блока асинхронной записи, второй выход распределителя импульсов записи соединен с вторым входом элемента И и с вторым входом блока асинхронной записи, третий выходРаспределителя импульсов записи соединен с счетным входом счетчика адреса записи, второй информационный выход и информационный вход которого соединены с информационными соответственно входом и выходом регистра начального адреса, первый и второй управляющие входы которого соединены соответственно с выходом блока формирования начала сообщения и с первым выходом индикатора состояния памяти, выходы третьегЬ и четвертого элемено тов И соединены соответственно с третьим и четвертым входами блока асинхронной записи, первый и второй выходы которого соединены с входами записи соответственно первого и второго блоков стековой памяти, первый управляющий вход коммутатора и второй вход третьего элемента И, второй управляющий вход коммутатора и второй вход четвертого элемента И соедииены соответственно с первым и вторым входами распределителя импульсовчтения, третий выход которого соединен с счетным входом счетчика адреса чтения, выход которого и первый информационный выход счетчика адреса записи через схему сравнения соединены с вторым запускающим входом индикатора состояния памяти, а выход блока формирования начала сообщения соединен с вторым входом устройства.Блок формирования начала сообщения содержит триггер, три элемента И и два одновибратора, причем вход блока соединен с первыми входами элементов И и с установочным входом триггера, выходы которого соединены с вторыми входами первого и второго элементов И, выходы первого и второго элементов И через соответствующие одновибраторы соединены соответственно с вторым и третьим входами третьего элемента И, выход которого является выходом блока.Блок асинхронной записи выполнен в виде двух узлов, каждый из которых содержит триггер, элемент НЕ,одновибратор, элемент ИЛИ и три элемента И,причем первый вход узла соединен с первыми входами элементов И узла,второй вход узла соединен с вторым входом первого элемента И узла и черезэлемент НЕ узла - с вторым входомвторого элемента И узла, выход пер857967 ного элемента И узла соединен с установочным входом триггера узла,выход триггера узла соединен с вторымвходом третьего элемента И узла,выход третьего элемента И узла черезоднонибр тор узла соединен с однимвходом элемента ИЛИ узла, другой входэлемента ИЛИ узла соединен с выходом второго элемента И узла, а выходэлемента ИЛИ узла соединен с гасящимвходом триггера узла и является выходом узла, а первый, второй входыи выходы первого и второго узла являются соответственно первым-четвертымвходами и первым-вторьм ныходами блока.Индикатор состояния памяти содержит два элемента И и триггер, причемсинхронизирующий вход индикатора соединен с первым входом первого элемента И, первый запускающий вход индикатора соединен с установочным входом 20триггера и с первым нходом второгоэлемента И, второй вход которого ивторой вход первого элемента И соединены с вторым запускающим входоминдикатора, выход второго элемента Исоединен с гасящим входом триггера иявляется вторым выходом индикатора,первым выходом которого является выход первого элемента И, третий нходкоторого соединен с выходом триггера,Индикатор состояния памяти содержит элементы И 32, триггер 33 и эл- мент И 3 (фиг. 2).Блок формиронания начала сообщения содержит триггер 35, элементы И 36, 37, одновибраторы 38 и 39 и элемент И 40 (фиг. 3).Блок асинхронной записи содержит элемент И 41, элемент НЕ 42, элемент ИЛИ 43, элемент И 44, триггер 45,элемент И 46, одновибратор 47, элемент И 50, элеент НЕ 51, элемент ИЛИ 52, элемент И 53, триггер 54, элемент И 55, одновибратор 56, входы 57 и 58 триггера (фиг. 4).Устройство работает следующим образом. Поступающая на перный вход устройства информация подается однонремен -но на информационные входы двух регистров 4 и б (вход стеконой памяти), Синхронизирующие импульсы,обеспечивающие запись в регистр 4 или регистр б, поступают с второго входа устройства через элементы И 1 и 3. Распрецелитель 2 импульсов записи управляет указанными импульсами чтения таким образом, что н момент приема слово данных записывается либо в регистр 4, либо н регистр б по очереди.Записью из регистров 4 и бпоки 7 и 8 управляет блок 5 асинхронной записи, который начинает перезапись из регистра 4(6) н блок 7(8) сразу же после поступления входной инфОрмации в входной регистр 4 (6) .Если н момент перезаписи слова регистра 4(б) в блок 7(8) на входах 23 или 24 блока 5 появится запрос на считывание из этого блока, то в блоке 5асинхронной записи происходит прерывание сигнала записи на время считывания, а по окончании сигнала считывания сигнал перезаписи формируетсяснова. Считывание информации осуществляется при поступлении импульсовсчитывания на третий вход устройства. Импульсы считывания поступают на рас 45 пределитель 10 импульсов чтения и через элементы И 9 и 11, которые управляются распределителем 10 импульсов чтения, проходят на синхронизирующие входы первого и второго блоков 7 и 8.Распределитель 10 импульсон чтения управляет процессом считывания из блоков 7 и 8 таким образом, что реализует поочередное считывание данных из них. При этом блок 5 отдает приоритет процессу считывания перед записью.Информация, считанная из первого блОка 7, записывается в первый выходной регистр 12, а информация,считанная, из второго блока 8, записывается во второй выходной регистр 13. Считывание информации из регистра 12 осуществляется через коммутатор 14 во время обновления информации в реУстройство сопряжения содержит элемент И 1, распределитель 2 импульсов записи, элемент И 3, первый входной регистр 4, блок 5 асинхронной записи, второй нходной регистр б,пер р вой блок 7 стеконой памяти, второйблок 8 стеконой памяти, элемент И 9,распределитель 10 импульсов чтения,элемент И 11, первыи выходной регистр 12, второй выходной регистр 13, коммутатор 14, счетчик 15 адресов записи, счетчик 16 адресов чтения, блок17 формирования начала сообщения,регистр 18 начального адреса, индикатор 19 состояния памяти, схему 20сравнения, первый 21, второй 22,третий 23, четвертый 24 входы, первый25 и второй 26 выходы блока асинхронной записи, вход 27, выходы 28, 29и входы 30 и 31 индикатора состояний 65 памяти (фиг, 1) На фиг. 1 представлена структурная схема устройства сопряжения;на фиг, 2 - то же, индикатора состояния памяти; на фиг. 3 - то же, блока формирования начала сообщения; на фиг. 4 - то же, блока асинхронной записи, на фиг. 5 - временная диаграмма работы блока формирования начала сообщения; на фиг. б - пример процес са формирования сигналов "Очистка" и "Переполнение"; на фиг, 7 - временные диаграммы работы блока асинхронной записи, 857967гистре 13. Аналогично считывание из регистра 13 осуществляется во время обновления информации в регистре 12.При этом порядок следования данныхна первом выходе устройства тот жесамый, как и порядок поступления ихна первый вход устройства (стековаяорганиэация памяти),Импульсы записи с выхода распределителя 2 импульсов записи поступают на вход счетчика 15 адресов записи. Изменение состояния счетчика 15адресов записи происходит после записи полученной информации по укаэанному в счетчике 15 адресу в первый 7и во второй 8 блоки из регистров 4и 6. 15Сигнал с выхода распределителя 10импульсов чтения поступает на входсчетчика 16 адресов чтения, Выходсчетчика 16 соединен с адресными входами чтения первого 7 и второго 8 2 Облоков и с входом схемы 20 сравнения.Изменение состояния счетчика 16 происходит после считывания по указанному в счетчике 16 адресу первого 7 ивторого 8 блоков в регистры 12 и 13.Блок 17 формирования начала сообщения вырабатывает сигнал в момент начала приема массива информации. Схемаи работа блока 17 формирования начала сЯобщения приведены ниже. При поступлении сигнала из блока 17 формирования начала сообщения в регистр 18начального адреса записывается состояние счетчика 15., В случае совпадения состояния счетчика 15 адресов записи и счетчика 16 адресов чтения З 5схема 20 сравнения посылает сигнал виндикатор 19 состояния памяти. Приэтом индикатор 19 выставляет сигнал"Переполнение" на второй выход устройства или сигнал "Очистка" на тре Отий выход устройства в зависимостиот состояния блока 7(8) (последнийможет быть переполненным или очищенным).Условием нормальной работы блока 7(8) в динамическом режиме является некоторое опережение по временипроцесса считывания процессом записи. Если скорость выдачи информациив канал превышает скорость поступ-ления информации, наступит момент,когда состояния счетчика 15 адресовзаписи и счетчика 16 адресов считывания совпадут (см. момент временис на фиг. 6), при этом вырабатывается сигнал "Очистка" и происходит бло- Бкировка счетчика 15. В дальнейшемизменение адресов считывания и адресов записи может происходить с одинаковой скоростью (интервал временис с) . 4Если скорость поступления информации опережает скорость выдачи информации в канал возникает момент,когда совпадают состояния счетчиков15 и 16. В этом случае вырабатывается сигнал "Переполнение" (моментвремени с 4) и происходит блокировкасчетчика 15 адресов записи, а затемвозвращение счетчика 15 адресов записи в состояние, соответствующее адресу начала сообщения. Это возвращение(необходимое для исключения потериэоны памяти при переполнении) осуществляется путем передачи начального адреса сообщения из регистра 18 всчетчик 15.Счетчики 15 и 16 работают циклически: дойдя до максимального адресаони автоматически сбрасываютсяв "0" (моменты времени с,сз),Индикатор 19 состояния памяти работает следующим образом.При совпадении состояний счетчиков 15 и 16 и схеме 20 сравнения вырабатывается сигнал, поступающий наэлементы И 32 и 34 через вход 27 иразрешающий работу индикатора 19 состояния памяти, Если после этого проходит сигнал счутывания на вход 31,то он проходит через элемент Ж 34 иформирует сигнал "Очистка" памятина выходе 28,Если после поступления сигналаиз схемы 20 приходит сигнал записи,то он проходит через элемент И 32 иФормирует сигнал "Переполнение" блока 7(8) на выходе 29.Триггер 33 служит для блокировкисигнала "Переполнение" в начальныймомент, когда память очищена (и, ес -тественно, состояние счетчиков 15 и16 адресов записи и адресов считывания совпадают).Блок 17 формирования начала сообщения работает следующим образом. Как следует из временной диаграммы (фиг, 5) импульсы записи с второго входа устроиства поступают на элементы И 36, 37, 40 и триггер 35,который разрешает прохождение четных импульсов на одновибратор 39, а нечетных импульсов .на одновибратор 38. Импульсы, выдаваемые одновибраторами,имеют длительность, превышающую максимальное расстояние между двумя импульсами записи, в пределах одногосообщения. В результате этого все импульсы записи одного сообщения, следующие за первым импульсом, блокируются элементом И 40, на выходе которого появляется только первый импульсиз всей серии импульсов, относящихсяк одному сообщению. Этот импульс используется в качестве сигнала началасообщения для регистра 18.Рассмотрим работу Верхнего узлаблока 5. Перед поступлением очередного импульса требования записи (вход22) триггер 45 обнулен импульсом записи, поступающим с выхода 26 на вход49 установки нуля,ЕСЛИ импульс требования записи иимпульс требования считывания (вход15 20 25 30 35 вертого элемента И соединен соответственно с первым и вторым входами распределителя импульсов чтения,третий выход которого соединен с счетным входом счетчика адреса чтения,выход которого и первый информационный выход счетчика адреса записи через схему сравнения соединены с вторым запускающим входом индикатора состояния памяти, а вход блока формирования начала сообщения соединен с вторым входом устройства,2. Устройство по и. 1, о т л и - ч а ю щ е е с я тем, что блок формирования начала сообщения содержит триггер, три элемента И и два одновибратора, причем .вход блока соединен с первыми входами элементов И и с установочным входом триггера, выходы которого соединены с вторыми входами первого и второго элементов И, выходы первого и второго элементов И через соответствующие одновибраторы соединены соответственно с 50 блоков стековой памяти, первый инфор-щ г 4 не перекрываются (фиг, 7 а), триггер 45 сохраняет нулевое состояние, элемент И 46 закрыт и одновибратор 47 не работает. Импульс с выхода 22 через элемент И 41 и элемент ИЛИ 43 проходит на выход 26.Если импульсы требования записи и требования считывания перекрываются (фиг. 7 Е), триггер 45 устанавливается в единичное состояние импульсом, поступающим с выхода элемента И 44 на вход 48 установки единицы. Импульс с входа 24 через элемент И 46 своим задним фронтом запускает одновибратор 47. В результате на выходе 26 появляются два импульса; одинукороченный (не гарантирующий качества записи), другой "полноценный", Таким образом, введение в предлагаемое устройство новых узлов и связей позволяет повысить его быстродействие за счет органиэации совмещениярежимов записи и чтения. оФормула изобретения 1, Устройство сопряжения, содержащее два входных регистра, два блокастековой памяти, счетчик записи исчетчик чтения, два выходных регистра, коммутатор, четыре элемента И ииндикатор состояния памяти, причем первый вход устройства соединен с информационными входами входных регистров, второй вход устройства соединенс первыми входами первого и второго элементов И и с синхронизирующим входом индикатора состояния памяти,выходы первого и второго элементов И соединены с управляющими входами соответственно первого и второго входныхрегистров, выход входного регистрасоединен с информационным входом соответствующего блока стековой памяти,выход блока стековой памяти соединен с информационным входом соответствующего выходного регистра, выходы выходных регистров соединены с информационными входами коммутатора, выходкоторого является первым выходом устройства, третий вход устройства соецинен с первыми входами третьего ичетвертого элементов и с первым запускающим входом индикатора состояния памяти, первый и второй выходыкоторого соединены соответственно свторым выходом устройства, с блокирующим входом счетчика адреса записии с третьим выходом устройства, сблокирующим входом счетчика адреса чтения, выход счетчика адреса чтениясоединен с адресными входами чтения мационный выход счетчика адреса записи соединен с адресными входами записи блоков стековой памяти, выходтретьего элемента И соединеч с входом считывания первого блока стековой памяти и с управляющим входомпервого выходного регистра, а выходчетвертого элемента И соединен с входом считывания второго блока стековой памяти и с управлякщим входомвторого выходного регистра, о т л ич а ю щ е е с я тем, что, с цельюпОвышения быстродействия, оно содержит распределитель импульсов записи,распределитель импульсов чтения, блокасинхроннс и записи, схему сравнения,регистр начального адреса и блок формирования начала сообщения, причем второй и третий входы устройства соединены с запускающими входами распределителей импульсов соответственно записи и чтения, первый выход распределителя импульсов записи соединен свторым входом первого элемента И ис первым входом блока асинхроннойзаписи, второй выход распределителяимпульсов записи соединен с вторымвходом второго элемента И и с вторымвходом блока асинхронной записи, третий выход распределителя импульсовзаписи соединен с счетным входомсчетчика адреса записи, второй информационный выход и информационный входкоторого соединены с информационнымисоответственно входом и выходом гистра начального адреса, первый и второй управляющие входы которого соединены соответственно с выходом блока фор.мирования начала сообщения и с первым выходом индикатора состояния памяти,выходы третьего и четвертого элементов И соединены соответственно с третьим ичетвертым входами блока асинхроннойзаписи, первый и второй выходы которого соединены с входами записи соответственно первого и второго блоков стековой памяти, первый управляющий вход коммутатора и второй вход третьего элемента И, второй управляющийвход коммутатора и второй вход чет 857967 12вторым и третьим входами третьегоэлемента И, выход которого являетсявыходом блока.3. Устройство по п. 1, о т л и ч а ю щ е е с я тем, что блок асинхронной записи выполнен в виде двух 5 узлов, каждый из которых содержит триггер, элемент НЕ, одновибратор, элемент ИЛИ и три элемента И, причем первый вход узла соединен с первыми входами элементов И узла, второй вход 10 узла соединен с вторым входом первого элемента И узла и через элемент НЕ узла - с вторым входом второго элемента И узла, выход первого элемента И узла соединен с установочным входом триггера узла, выход триггера узла соединен с вторым входом третьего элемента И узла, выход третьего элемента И узла через одновибратор узла соединен с одним входом элемента ИЛИ узла, другой вход элемента ИЛИ узла соединен с выходом второго элемента И узла, а выход элемента ИЛИ узла соединен с гасящим входом триггера узла и является выходом узла, а первый, второй входы и выходы пер вого и второго узла являются соответственно первым-четвертым входами ипервцм-вторым выходами блока.4. Устройство по п, 1, о т л ич а ю ще е с я тем, что индикаторсостояния памяти содержит два элемента И и триггер причем синхронизирующий вход индикатора соединен спервым входом первого элемента И,первый запускающий вход индикатора соединен с установочным входом триггера и с первым входом второго элемента И, второй вход которого и второйвход первого элемента И соединены свторым запускающим входом индикатора,выход второго элемента И соединен сгасящим входом триггера и являетсявторым выходом индикатора, первымвыходом которого является выход первого элемента И, третий вход которого соединен с выходом триггера.Источники информации,принятые во внимание при экспертизе1. Авторское свидетельство СССР9 583478, кл, С 06 Р 3/04, 1978.2.Байцер Б. Архитектура вычислительных комплексов. 1974, "Мир",т.1, с, 159.3. Патент Великобритании 91487706,кл. 6 4 А, 1978 (прототип).857967 оррект Коста Зак 244/78 Тираж 745 . ПВНИИПИ Государственного комитета СССР по делам изобретений и открытий 113 О 35, Москва, Ж, Рауаская наб., д.