Устройство для обмена данными

Союз Советсник Социалистических Рвсhубаик(22) Заявлено 051179 (2 ) 2858405/18-24с присоединением заявим Йо(5 ЦМ, Кл,з С 06 Г 3/04 Государственный комитет СССР ло деяам изобретений и открытий(72) Авторы изобретени И.А. Баранов и В.Н. Куст нный инженерный Краснознаменный институт им. А.ф, Можайского 1 Заявитель 4 УСТРОИС ОБМЕНА ДАННЬМИ остоит вой простигается тем мена данньаки,дешифратор,Изобретение относится к вычислительной технике, в частности к устройствам для обмена данными и можетбыть использовано в многопроцессорных системах обработки данных.Известно устройство для обменаданными, содержащее блок обмена, блоксдвигов, блок обработки запросов,блок управления, регистр настройки,триггер, схему сравнения, блок номерустройства, одиннадцать элементов И,три элемента ИЛИ 1.Недостаток устройства состоит втом, что оно требует значительныхзатрат оборудования.Наиболее близким к предлагаемомуизобретению по технической сущностии достигаемому эффекту является устройство для обмена данными, содержащее коммутатор, три элемента И,счетчик, дешифратор, вентили, три триггера, элемент ИЛИ 12 ,Недостаток устройства стом, что онообладает низкпускной способностью,Цель изобретения - повышение пропускной способности.Поставленная цель дочто в устройство для обсодержащее три триггера первый элемент ИЛИ, коммутатор,первый, второй информационные входы и первый, второй информационные выходм которого соединены соответственно с первым, вторым информационными входамн и с первым, вторым информационными выходами устройства, введены блок входной буферной памяти, блок выход" ной буферной памяти, блок контроЛя и второй элемент ИЛИ, причем установочные входы первого, второго, третьего триггеров и первый вход блока контроля соединены соответственно с входами "Приемф, "Передачаф, "Направ ление" и кнеисправностьЪ устройства,выходы триггеров соединены с входами дешифратора и с управляющими выходами устройства, первый и второй выходы дешифратора соединены с первыми вхо дами соответственно первого и второго элементов ИЛИ,третий и четвертый выходы дешифратора соединены с вторыми входами соответственно первого и второго элементов ИЛИ, третьи входы которых соединены с выходом блока контроля, первый-четвертый выходы дешифратора соединены соответственно с первьвч-четвертым управляющими входами коммутатора, третьи вход и З 1 выход которого соединены соответст 857968ненно первым выходом блока выходной буферной памяти и с входом блока входной буферной памяти, первый, второй выходы блока входной буферной памяти соединены соответственно с третьим информационнь 1.1 выходом устроистна и с вторым входом блока контроля, третий вход которого и третий информационный вход устройства соединены соответственно с вторым выходом и входом блока выходной буферной памяти,а ныходы первого и второго элементов ИЛИ соединены соответственно спят:м и шестым управляющими входамикоммутатора.Блок контроля содержит элементИЛИ, три триггера, установочные входы которых соединены с первым-третьимвходами блока контроля, а выходытриггеров через элемент ИЛИ соединены с выходом блока контроля.При этом коммутатор содержит шестьузлов элементов И, причем управляющие входы первого-шестого узла элементов И соединены соответственно спарвьм-шестым управляющими входамикоммутатора, первый информационныйвход коммутатора соединен с кодовымивходами первого и пятого узлон элемента И, первый информационный выходкоммутатора соединен с выходами четвертого и пятого узлов элементов И,второй информационный вход коммутатора соединен с кодовыми нходами второго и шестого узлов элементов И,второй информационный выход устройствасоединен с выходами третьего и шестого .Узлов элементов И, третий информационный вход коммутатора соединен свходами третьего и четвертого узловэлементов И, выходы первого и второгоузлов элементов И соединены с третьиминформационным выходом коммутатора.На чертеже представлена структурная схема устройства.Устройство содержит блок 1 контроля, процессор 2, управляющий нход3, дешифратор 4, коммутатор 5, блокб входной буферной памяти, блок 7 выходной буферной памяти, элементы ИЛИ8 и 9, арифметическо-логическое устройство 10, микропрограммное устройство 11 управления, память 12 микропрограмм, устройство 13 управлениявводом-нынодом, триггеры 14-16 и17-19, элемент ИЛИ 20, узлы 21-26элементов И, информационные входы 27и 28, информационные выходы 29-31,информационный вход 32, управляющийвыход 33, управляющий вход 34, вход35 блока входной буферной памяти,выход 36 блока выходной буферной памяти..Блок контроля предназначен дляприема сигналов неисправности процессора, буфера приема и буфера передачи, их запоминания и выдачи сигнала "Неисправность" через логическиесхемы ИЛИ н коммутатор,Блок триггеров предназначен дляприеМа поступающих из процессора сигналов "Прием", "Передача", "Налево","Направо", их запоминания и выдачив дешифратор и обратно в процессорпо цепи обратной связи.Дешифратор предназначен для выработки управляющих сигналов "Приемслева", "Прием справа", "Передачаналево", "Передача направо" в соответствии с содержимьм триггера17-:19.Первый и второй элементы ИЛИ предназначены для формиронания упранляющих сигналов "Включение 1" и"Включение 2" соответственно. Блок б5 входнои буферной памяти предназначендля накопления данных, поступающихс шин приема данных и последующейих передачи в процессор, Блок 7 ныходнои буферной памяти предназначен2 О для накопления данных, поступающихиз процессора и последующей их пере -дачи по шинам передачи данных. Блокиб и 7 представляют собой запоминающие устройства, снабженные схемамиконтроля, выходы которых соединеныс входами блока контроля, Емкостьблоков б и 7 определяется величинойкнанта данных, необходимой для осуществления одного цикла обмена с процессором, В простейшем случае каждыииз блоков представляет собой регистр,и тогда схема контроля реализует операцию свертки по модулю два содержимого регистра,Коммутатор предназначен для коммутации цепей приема и передачи данныхн различных режимах работы устройства,Устройство работает следующим образом.4 О При нормальной работе устройствасигнал "Неисправность" на выходе блока 1 контроля отсутствует. Устройство может находиться в одном из следующих состояний, ретрансляция пообеим шинам, прием данных справа и ретрансляция слева направо, прием данных слева и ретрансляция споава налево, передачаданных налево и ретрансляция слеванаправо, передача данных направо иретрансляция справа налено, В случаеприема (передачи) данных процессор 2вырабатынает два сигнала "Прием"(" Передача" ) и "Направо" или "Налево", Эти сигналы через триггеры 17-;19поступают в дешифратор 4 и обратно в процессор 2, На выходе дешифратора 4 появляется один из сигналов: "Прием слева", "Прием справа" ("Передача налево", "Передача направо").Этот сигнал поступает на третий,четвертыи, пятый или шестой управляющие входы коммутатора 5, который соответствующим образом коммутирует левые и 11 раные Ги 11 ы Гриема 111 ередсЗчи ) данк 11 хкл 1: б;1 ос ЕГхо 1 НГГ 1 Г (1 Г.)Гзъ 11 Г".ипамяти 6 и выходу блока выходной буферной памяти 7. При возникновениинеисправности в процессоре 2 или вблоках Ь и 7 буферной памяти на выходе блока 1 контроля появляется сигнал "Неисправность". Прием и передача данных процессором 2 прекращаютсятриггеры 17-;19 устанавливаются внулевое состояние, на выходе дешифратора 4 сигналы отсутствуют. Сигнал"Неисправность", с выхода блока 1контроля поступает через первый 8 ивторой 9 элементы ИЛИ на первый ивторой управляющие входы коммутатора 5. Последний отключает вход 35и выход 36 от шин приема и передачиданных, коммутирует между собой левые и правые шины приема и передачиданных, включая устройство в режимретрансляции,Процессор 2 вырабатывает и выдаетсигналы "Прием" и "Передача" в триг- ,Ягер 17 и триггер 18 соответственнои сигнал "Направо" или "Налево" - втриггер 19. Единичное состояние триггера 17 (18) соответствует режиму приема (передачи) данных. Единичное состояние триггера 19 соответствуетприему или передаче данных по правымшинам, нулевое - по левым шинам приема и передачи данных, Все сигналыо состоянии триггеров поступают вустройство 13 управления вводом-выводом процессора 2 и на вход дешифратора 4, Дешифратор 4 формирует наодном из своих входов следующиесигналы: "Прием слева", "Прием справа", (" Передача налево", "Передачанаправо"). Эти сигналы поступают вкоммутатор 5 на управляющие входыпервого 21, второго 22, третьего 23и четвертого 24 узлов элементов И соответственно, которые коммутируют 40шины приема (передачи) данных к входу35 блока 6 (выходу 36 блока 7).Кроме этого, сигналы с выхода дешифратора 4 поступают на первый 8 ивторой 9 элементы ИЛИ для формирования сигналов "Включение 1" и "Включение 2", элементы И коммутатора 5 длясохранения цепей передачи данных через устройство к другим процессорамв случае занятости своего процессора2 приемом (передачей) данных, Всеузлы коммутатора 5 построены на двухвходовых элементах И, управляющиевходы которых подсоединены к выходамдешифратора 4 и первому 8 и второму9 элементам ИЛИ, а информационные - Ик шинам приема и передачи данных и квходу (выходу) блока 6 (блока 7),При возникновении неисправности впроцессе 2, либо в блоке 6 или в блоке 7 в блок 1 контроля на входы триг- дгеров неисправности процессора 15,буфера 14 приема или буфера 16 передачи поступает сигнал, устанавливающий их в единичное состояние. Этотсигнал через элемент ИЛИ 20 поступа- д ет на входы первого 8 и втор го 9элементов ИЛИ. Процессор 2 прекраша -ет прием (передачу) данных, триггеры18, .17 и 19 сбрасываются в нулевосостояние.На выходе дешифратора 4 сигналыотсутствуютСигналы "Включение 1 фи "Включение 2" с выходов первого8 и второго 9 элементов ИЛИ поступают на управляющие входы пятого 25 ишестого 26 узла элементов И коммутатора 5 соответственно, вследствиечего левые и правые шины приема ипередачи данных остаются замкнутыми,Если на выходе дешифратора 4 такжеотсутствуют сигналы, то устройствооказывается отключенным от шин приема и передачи данных и работает в режиме ретрансляции по обеим шинамприема и передачи данных,Таким образом, введенные в устройство функциональные блоки и их связипозволяют устранить влияние неисправного процессора на работу исправных процессоров посредством отключения неисправного процессора от шинприема и передачи данных и переводаустройства в режим ретрансляции пообеим шинам приема и передачи. Функциональные связи предлагаемого устройства позволяют совместить во времени обмен данными между двумя различными парами процессоров, так какпри занятости своего процессора приемом (передачей) данных одна из шинприема или передачи остается свободной, позволяя организовать обменданными по этой шине между другой парой процессоров, вследствие чего пропускная способность устройства повышается.Формула изобретения1. Устройство для обмена данными, содержащее три триггера, дешифратор, первый элемент ИЛИ, коммутатор,первый, второй информационные входы и первый, второй информационные выходы которого соединены соответственно с первьи, вторым информационными входами и с первьщ, вторым информационными выходами устройства о т л и ч а ю щ е е с я тем, что, с целью повышения пропускной способности,оно содержит блок входной буферной памяти, блок выходной буферной памяти, блок контроля и второй элемент ИЛИ, причем установочные входы первого, второго, третьего триггеров и первый вход блока. контроля соединены соответственно с входами "Приемф, фПередача", "Направление" и "Неисправность" устройства, выходы триггеров соединены с входами дешифратора и с управляющими выходами устройства,первый и второй выходы дешифратора,соединены с первыми входами соответст 85796 Ввенно первого и второго элементов ИЛИ, третий и четвертый выходы дешифратора соединены с вторыми входами соответственно первого и второго элементов ИЛИ,третьи входы которых соединены с выходом блока контроля,пер.вый-четвертый выходы дешифратора соединены соответственно с первым-четвертым управляющими входами коммутатора, третьи вход и выход которого соединены соответственно с первым выходом блока выходной буферной памяти и с входом блока входной буферной памяти, первый, второй выходы блока входной буферной памяти соединены соответственно с третьим информационным выходом устройства и с вторым входом 5 блока Контроля, третий вход которого и третий информационный вход устройства соединены соответственно с вторым выходом и входом блока выходной буферной памяти, а выходы первого Щ и второго элементов ИЛИ соединены сортветственно с пятым и шестым управляющими входами коммутатора,2. Устройство по и. 1, о т л и ч а ю щ е е с я тем, что блок контроля содержит элемент ИЛИ, три триггера, установочные входы которых соединены с первым-третьим входами блока контроля, а выходы триггеров через элемент ИЛИ соединены с выходом блока контроля. 3. Устройство по и, 2, о т л и ч аю щ е е с я тем, что коммутатор содержит шесть узлов И, причем управляющие входы первого-шестого узла элементов И соединены соответственно с первым-шестым управляющими входами коммутатора, первый информационный вход коммутатора соединен с кодовыми входами первого и пятого узлов элементов И, первый информационный выход коммутатора соединен с выходами четвертого и пятого узлов элементов И, второй информационный вход коммутатора соединен с кодовыми входами второго и шестого узлов элементов И, второй информационный выход устройства соединен с выходами третьего и шестого узлов элементов И, третий информационный вход коммутатора соединен с входами третьего и четвертого узлов элементов И, выходы первого и второго узлов элементов И соединены с третьим информационным выходом коммутатора.Источники информации,принятые во внимание при экспертизе 1. Авторское свидетельство СССР9 496565, кл. 6 06 Г 15/16, 1973,2. Авторское свидетельство СССР9 205377, кл. С 06 Г 15/16, 1966857968 тавитель Ф.Шагред М; Рейвес етой ектор Синицкая таИ едактор П аказ 7244/78ВНИИ 111 113035,лиал 11 ПП "Патент", г, Ужгород, ул, Проектная, 4 Тираж 745 осударственно ам иэобретени Москва, Ж,Подписикомитета СССРоткрытийушская наб., д. 4/5