Устройство для деления чисел

СООЭ СОВЕТСКИХСОЦИАЛИСТИЧЕСКИРЕСПУбЛИК 52 Я 2 Е 7/ 5) 5 НИЕ ИЗОБРЕТЕНИ АВТОРСКОМУ СВИДЕТЕЛЬСТВУ(57) Изобретение относитс вычислительной техники и использовано в быстродейст ут метических устройствах дляоперации деления чисел. Цель а- - сокращение аппаратурных зство содержит регистры 1-3 де теля и частного, блок 4 делен чисел, узел 5 коррекции час кратных, мультиплексоры 71- ли 8-8 б, блок 9 анализа, ко Л блок 11 управления, 6 ил., 3 т ласт быт ский инс х машинстак и Л,О.Ш т.ит о СССР15.01.90,о СССР15.12.90.ЛЕНИЯ ЧИСЕ ГОСУДАРСТВЕ ЮЕ ПАТЕНТ ВЕДОМСТВО СССР (ГОспАтент сссР)(54) УСТРОЙСТВО ДЛЯ ДЕ может ь вующих арифвыполнения изобретения атрат. Устройлимого, делиия усеченных тного, блок 6 7 б, вычитатеммутатор 10, абл.Изобретение относится к области вычислительной техники и может быть применено в быстродействующих а рифметических устройствах для выполнения операции деления чисел,Цель изобретения - сокращение аппаратурных затрат.На фиг, 1 приведена структурная схема предлагаемого устройства для деления чисел для конкретного случая (при в=4); на фиг, 2 изображена функциональная схема блока анализа; на фиг. 3 изображена функциональная схема одного разряда коммутатора; на фиг. 4 изображена функциональная схема узла коррекции частного при к=4; на фиг. 5 изображена функциональная схема блока кратных; на фиг, б изображена функциональная схема блока управления.Предлагаемое устройство для деления чисел содержит (фиг. 1) регистр 1 делимого, регистр 2 делителя, регистр 3 частного, блок 4 деления усеченных чисел, узел 5 коррекции частного, блок б кратных, мультиплексоры 71 - 75,вычитателя 81 - 85, блок 9 анализа, коммутатор 10 и блок 11 управления, вход 12 данных устройства, вход 13 синхронизации устройства, первый 14, второй 15 и третий 16 выходы блока 11 управления, первый 17 и второй 18 выходы блока анализа, выходы 19 регистра 1 делимого, выходы 20 старших разрядов регистра 1 делимого, выходы 21 регистра делителя, выходы 22 старших разрядов регистра 2 делителя, выходы 23 блока деления усеченных чисел, выходы 24 блока б кратных, выходы 251-255 мультиплексоров 71-75 соответственно, выходы 261-265 вычитателей 81 - 85 соответственно, выходы 271 - 27 б знакового разряда вычитателей 81-85 соответственно.Вход 12 данных устройства соединен с информационными входами первой группы коммутатора 10 и информационными входами регистра 2 делителя, выходы 22 старших разрядов которого соединены с входами делителя блока 4 деления усеченных чисел, входы делимого которого соединены с выходами 20 старших разрядов регистра 1 делимого, информационные входы которого соединены с выходами коммутатора 10, выходы 261-265 вычитателей 81-85 соединены соответственно с информационными входами с второй по (э+2)-ю группу коммутатора 10, выходы 23 блока 4 деления усеченных чисел соединены с информационными входами узла 5 коррекции частного, выходы которого соединены с информационными вхОдами регистра 3 частного, синхровход которого соединен с входом 13 синхронизации устройства и с синхровходами регистров 1 делимого и 2 делителя и блока 11управления, первый 14, второй 15 и третий16 выходы которого соединены с первымуправляющим входом коммутатора 10, входом разрешения записи регистра 1 делимого и входом разрешения записи регистра 2делителя соответственно, выходы 21 регистра 2 делителя соединены с входами блока 6кратных, выходы 24 которого соединены с10 информационными входами мультиплексоров 71-75, управляющие входы которых соединены с выходами 23 блока 4 деленияусеченных чисел, выходы 19 регистра 1 делимого соединены с входами уменьшаемого15 вычитателей 81-85,входы вычитаемого которых соединены с выходами 251 - 255 мультиплексоров 71 - 7, соответственно,выходы 271 - 275 знаковых разрядов вычитателей 81-85 соединены с соответствующими20 входами блока 9 анализа, первый выход 17которого соединен с вторым управляющимвходом коммутатора 10, а второй выход 18соединен с управляющим входом узла 5 коррекции частного,Блок 9 анализа содержит (фиг. 2) пятьэлементов НЕ 28, четыре двухвходовых элемента И 29, два двухвходовых элементаИЛИ 30, трехвходовой элемент ИЛИ 31.Один разряд коммутатора 10 содержит30 (фиг. 3) элемент НЕ 33, пять трехвходовыхэлементов И 32, двухвходовой элемент И 34и шестивходовой элемент ИЛИ 35.Узел 5 коррекции частного содержит(фиг, 4) 4-разрядный комбинационный сум 35 матор 36.Блок 6 кратных содержит (фиг, 5) семькомбинационных сумматоров 37.Блок 11 управления содержит (фиг. 6)счетчик 38 и память 39 микрокоманд,40 Рассмотрим функциональное назначение и реализацию основных узлов и блоковпредлагаемого устройства для деления чисел,Регистры 1 делимого и 2 делителя пред 45 назначены для временного хранения двоичных кодов делимого (остатка) и делителя,Регистр 1 делимого (и+1)-разрядный, из которых один разряд расположен слева от запятой и и разрядов справа от запятой.50 Регистр 2 содержит и разрядов, которые всерасположены справа от запятой. В первомътакте деления в эти регистры загружаютсядвоичные коды делимого и делителя, которые является правильными положительны 55 ми дробями. Регистры 1, 2 могут бытьреализованы на основе двухтактных синхронных ОЧ-триггеров, Запись информациив регистры 1,2 производится по синхроимпульсу при наличии разрешающего потенциала на их Ч-входах, Ч-входы всехУсю 7 пОлн триггеров регистра 1 объединены и подключены к выходу 15 блока 11 управления, а Ч-входы всех триггеров регистра 2 объединены и подключены к выходу 1 б блока 11 управления.Регистр 3 частного предназначен для хранения частного и реализован в виде регистра с возможностью однотактного сдвига на М разрядов в сторону старших разрядов. Информационные входы его младших разрядов соединены с выходами узла 5 коррекции. Регистр 3 может быть реализован на основе двухтактных синхронных О-триггеров, причем выход 1-го триггЕра (1=1,2,., (п 1-1), где п 1 - разрядность частного) соединен с информационным входом(+М-го триггера, Запись информации в регистр 3 производится синхроимпульсу, поступающему с входа 13 синхронизации устройства.Блок 4 деления усеченных чисел предназначен для приближенного формирования в устройстве в течение одного такта К разрядов частного по значению. определенного числа старших разрядов делимого и делителя. Эти М разрядов частного могут формироваться с различной погрешностью о, например, с погрешностью величиной в одну или две до единицы младшего разряда, Погрешность а может быть либо только положительнойлибо только отрицательной, либо положительной и отрицательной и определяется по формуле. где Ук" и 71," - значения -разрядного частного при делении соответственно усеченных и полноразрядных чисел.Блок 4 деления усеченных чисел может быть реализован различными способами. Так, при малых значенияхблок 4 деления усеченных чисел целесообразно разрабатывать по соответствующей таблице истинности либо в виде быстродействующего логического шифратора, либо в виде быстрой поисковой таблицы. реализованной на ПЗУ. При больших же значениях М более предпочтительной может оказаться реализация блока 4 деления усеченных чисел а виде быстродействующей матричной схемы деления, использующей методы с восстановлением или без восстановления остатков и всевозможные средства ускорения этих методов, Возможны и другие варианты реализации блока 4 деления усеченных чисел, например, в аиде совокупности малораэрядного узла формирования обратной величины 5 10 15 20 25 30 35 40 45 50 55 делителя и малоразрядного узла умножения.Для определенности в дальнейшем предполагается, что на выходах 23 блока 4 1 разрядов частного формируются с погрешностью -2 гт 2. Можно показать, что в этом случае на вход делимого блока 4 должны поступать 1 старших разрядов делимого с выходов 20 регистра 1 делимого, а на вход делителя - 1 старших разрядов делителя с выходов 22 регистра 2 делителя.Узел 5 коррекции частного предназначен для внесения, при необходимости, коррекции в значение М разрядов частного, сформированного в текущем такте на выходах 23 блока 4 деления усеченных чисел, которое, как отмечено выше, в некоторых случаях может отличаться от истинного значения 1 разрядов частного на одну или две единицы младшего разряда. И тогда в узле 5 коррекции осуществляется либо вычитание их значения -разрядного частного значения одной или двух единиц младшего разряда, либо прибавление к значению кразрядного частного значения одной или двух единиц младшего разряда, Значение необходимой коррекции поступает с выхода 18 блока 9 анализа,Блок 6 кратных предназначен для формирования кратных делителя. На фиг, 5 изображена функциональная схема блока б кратных для 17 кратных значений делителя, которые необходимы при 1=4. Трех-, пяти-, семи-,девяти-, одиннадцати-,тринадцати- и пятнадцатикратные значения формируются на семи сумматорах 37. Остальные кратные формируются посредством монтажа.Мультиплексоры 71 - 75 предназначены для коммутации на входы вычитаемого 31-8 ь соответствующих значений кратных делителя. Приближенное значение -разрядного частного на выходах 23 блока 4 является управляющим кодом, по которому на выходы 251-255 мультиплексоров 71-75 передаются значения произведений всех возможных при данной погрешности К-разрядных частных на делитель(кратных делителя). Причем на выходы мультиплексора с наименьшим порядковым номером передается наименьшее значение такого кратного, а на выходы мультиплексора с наибольшим порядковым номером - наибольшее значение такого кратного. Ниже в табл. 1 поясняется функционирование мультиплексоров 71 - 75 для случая 8=4, иэ которой также видно. каким образом выходы 24 блока б кратных соединены с информационными входами мультиплексоров 71-75.Вычитатели 81-8 ь предназначены для вычитания из значения текущего остатка (делимого) различных значений кратного делителя. На выходах 261-26 ь вычитателей 81-Вб формируются все возможные для принятой погрешности значения текущего остатка, одно из которых затем записывается через коммутатор 10 в регистр 1.делимого.Блок 9 анализа по значению выходов 271-276 знаковых разрядов вычитателей 8-8 б формирует на выходе 18 значение коррекции для М разрядов частного,подаваемое на узел 5 коррекции частного, и унитарный код на выходе 17 для управления коммутатором 10. На фиг, 2 приведена функциональная схема одного из вариантов реализации блока 9 для принятого значения з, Блок 9 может быть реализован самыми различными способами по табл, 2 истинности, приведенной ниже.Коммутатор 10 предназначен для передачи информации на входы регистра 1 делимого с (э+2)-х направлений через соответствующие группы входов, Функциональная схема одного разряда коммутатора 10 для случая э=4 приведена на фиг, 3. Для его работы необходимо (э+2) управляющих входа. С выхода 17 блока 9 (3+1) разрядный унитарный код управляет подачей информации с выходов 261-26 ь только в случае, если значение сигнала на выходе 14 блока 11 управления равно нулю, В противном случае информация в регистр 1.делимого поступает с информационного входа 12 данных устройства.Блок 11 управления координирует работу узлов и блоков устройства при выполнении в нем операции деления двух чисел, Он может быть реализован различными методами, например, как показано на фиг, 6, на основе счетчика 38 и памяти 39 микрокоманд, Счетчик 38 накапливающего типа и Предназначен для естественной адресации микрокоманд; Вход счета счетчика соединен с входом 13 синхронизации устройства. В качестве памяти 39 микрокоманд может быть применена быстродействующая постоянная память емкостью Зб бит, где б - число тактов работы устройства. В самом начале работы устройства счетчик 38 устанавливается в исходное состояние, например, сбрасывается в ноль (на фиг, 6 цепь установки счетчика 38 в исходное состояние не показана).Следует особо отметить, что нв все мультиплексоры 71-7 б и вычитатели 81-8 ь могут входить в состав предлагаемого устройства для деления чисел, В табл, 3 знаком помечены те узды, которые должны входить в состав устройства при соответствую 55 ботанного на выходах 23 блока 4,Рассмотрим конкретный пример, Пусть на выходах 23 блока 4 сформировалось Мразрядное частное с погрешностью о-+ 1. Тогда произведение истинного -раэрядно 5 10 15 20 25 30 35 40 50 щих погрешностях определения к разрядов частного в блоке 4 деления усеченных чисел.Устройство для деления работает следующим образом, Перед началом выполнения собственно деления счетчик 38 блока 11 управления устанавливается в исходное состояние, В регистр 1 и регистр 2 заносятся и-разрядный код делимого(в и младших разрядов регистра 1, в старший разряд которого записывается ноль) и п-разрядный код делителя соответственно. Предполагается, что делимое и делитель - правильные положительные нормализованные дроби. Процесс определения окончательного и- разрядного частного состоит из а циклов, в каждом из которых формируется к двоичных разрядов частного (где в = 1 пЦ - число 1-разрядных групп частного).Каждый такт собственно деления начинается с определения к-разрядного частного в блоке 4 с погрешностью -2 0 2. На входы блока 4 поступает значение К старших разрядов делимого или остатка (один разряд слева от запятой, остальные - справа от запятой) и й старших разрядов делителя (все разряды расположены справа от запятой), Одновременно.на выходах 24 блока 6 кратных формируются кратные делителя. Значение 1-разрядного частотного, образованное на выходах 23 блока 4, является управляющим кодом для мультиплексоров 71 - 75. ПО этому коду на выходы 251-25 ь мультиплексоров 71-75 передаются соответственно пять возможных, при заданной погрешности -2 гг2, значений произведения М- разрядного частного на делитель(или, иначе говоря, пять кратных делителя).Далее на вычитателях 81-8 ь происходит вычитание иэ значения делимого соответствующих значений произведений с выходов 251-25 з, На выходах 261-26 Б вычитателей 81 - 8 ь формируются пять возможных значений нового остатка, только одно из которых является истинным. Выбор правильного значения нового остатка осуществляется блоком 9 анализа по значению знаковых разрядов, поступающих на его входы с выходов 271-27 ь вь 1 читателей 81-8 ь соответственно. Сформированные на выходе 17 блока 9 управляющие сигналы управляют работой коммутатора 10. На выходе 18 блока получается кад коррекции частого, по которому в узле 5 Осуществляется (если зто необходимо) коррекция К-разрядного частного, выра 1830529 10Таблица 1 го частного на делитель появится на выходах 252 мультиплексора 72, а на выходах 271-275 знаковых разрядов вычитателей 81- 85 сформируются значения соответственно "О", "0", "1", "1" и "1"; по которым в блоке 9 анализа на его выходах 171-175 (на выходе 17) образуются значения соответственно "0", "1", "0", "0" и "0", а на выходах 181-183 (на выходе 18) - соответственно "1", "1" и "1" (см. табл, 2). При этом будет обеспечиваться передача через коммутатор 10 на входы регистра 1 правильного значения остатка с выходов 26 вычитателя 8, а в узле 5 будет осуществляться коррекция "-1" посредством прибавления к М-разрядному частному кода ",111" (младшие два разряда этого кода образованы выходами 182 и 18 з блока 9, а старшие - выходом 181) и на его выходах сформируется точное значение 1 разрядов частного,В конце каждого такта с выходов коммутатора 10 в регистр 1 делимого записывается правильное значение нового остатка, а правильное значение М разрядов частного, поступающее с выходов узла 5 на информационные входы регистра 3 частного, записывается в М младших его разрядов, освобождаемых в результате сдвига в регистре 3 на М разрядов в сторону старших разрядов,Технико-зкономическое преимущество данного устройства для деления чисел в сравнении с устройством-прототипом состоит в меньшем количестве потребной аппаратуры, что приводит к сокращению потребаяемай мощности и повышению надежности,Формула изобретен и я Устройство для деления чисел, содержащее регистры делимого, делителя и частного, блок деления усеченных чисел, узел коррекции частного. коммутатор, (э+1).вычитателей(где з = 1,2,3.), блок анализа и блок управления, причем вход данных устройства соединен с информационными входами 5 10 15 20 25 30 35 первой группы коммутатора и информационными входами регистра делителя, выходы старших разрядов которого соединены с входами делителя блока деления усеченных чисел, входы делимого. которого соединены с выходами старших разрядов регистра делимого, информационные входы которого соединены с выходами коммутатора. информационные входы с второй по (э+2)-ную группы которого соединены с выходами с первого по (в+1)-й вычитателей, выходы знаковых разрядов которых соединены с первого по (э+1)-й входы соответственно блока анализа, выходы блока деления усеченных чисел соединены с информационными входами узла коррекции частного, выходы которого соединены с информационными входами регистра частного, синхровход которого соединен с входом синхронизации и синхровходами регистров делимого и делителя и блока управления, с первого по третий выходы которого соединены соответственно с первым управляющим входом коммутатора, входом разрешения записи регистра делимого и входом разрешения записи регистра делителя, выход регистра делимого соединен с входом уменьшаемого первого вычитателя, второй управляющий вход коммутатора соединен с первым выходом блока анализа, второй выход которого соединен с управляющим входом узла коррекции частного, о тл и ч а ю щ е е с я тем, что, с целью сокращения аппаратурных затрат, устройство содержит блок кратных и (э+1) мультиплексоров, при этом выходы регистра делителя соединены с входами блока кратных, выходы которого соединены с информационными входами мультиплексоров с первого по (3+1)-й, управляющие входы которых соединены с выходами блока деления усеченных чисел, выходы регистра делимого соединены с входами уменьшаемого с второго по (э+1)-й вычитателей, выходы с первого по (э+1)-й мультиплексоров соединены с входами вычитаемого соответствующих вычитателей,1830529 Составитель А.ЖалковскийТехред М, Моргентал Корректор И. Шул Редактор С. Кол НТ СС оизводственно-издательский комбинат "П, г. Ужгород. ул.Гагар Заказ 2522 Тираж ПодписноеВНИИПИ Государственного комитета по изобретениям и открытиям113035, Москва. Ж, Раушскэя наб 4/5