Устройство для деления двоичных чисел

А Союз Советских Социалистических Республик(51) М. Кл,5 06 Р 7/39 исоединением заявки РГ Говуноротвонный коянтэтСовота Мнннотрэо СССРАэ Дэном нвооротэяннн открытнй 23) Приорите(5 681, 327 (088,8) 3) Опублико 5) Дата опуб но 25.0178.Бтоллетень3 ия 15.01,78 икования опи 72) вторы изобретения) УСТРОЙСТВ едназначеии деленименение вшинах.йство дляодержащееелителя делениярегистри сумн ойствоез восстаржит реги отки корр 3, два эл 7 передач9, реги ализа зна Изобретение пр но для выполнения операц я и может найти широкое при цифровых вычислительных маИзвестно устро 5 двоичных чисел, счастного, регистр дматор 111 .В таких устройствах за каждый цикл определяется одна цифра част- у 0 ого и запись последней производится в первый разряд регистра частного.Наиболее близким к изобретению техническим решением является устройство для деления двоичных чисел, 15 содержащее регистр делителя, регистр частного, блок анализа знаков, сумматор, блок выработки корректирующей единицы, блоки передачи кодов, два элемента И, два элемента ИЛИ, при- ЯО чем группы выходов блока анализа знаков подключены к входам соответствующих элементов ИЛИ, выходы которых подключены к первым входам соответствующих элементов И, к вторым входам 25 которых подключена шина управления устройства, выходы элементов И подключены к первым входам соответствующих блоков передачи кодов, вторые входы которых подключены к соответствую ЛЕНИЯ ДВОИЧНЫХ ЧИСЕЛ щим выходам регистра делителя, выходы блоков передачвь кодов подключенык соответствующим входам сумматора 21В этом устройстве завтнсь единицы частного производится в первый разряд, После окончания (Л -1) циклов, в каждом нз которых определяется одна цифра частного, необходимо потратить еще один цикл на сдвиг инФормации в регистре частного на один разряд влево. И только тогда в младший разряд возможна запись корректирующей единицы.Цель изобретения - повышение быстродействия устройства.Достигается это тем, что выход первого элемента ИЛИ подключен к входу второго младшего разряда регистра частного, выход блока выработки корректирующей единицы подключен к входу первого младшего разряда регистра частного.На чертеже приведено устрдля деления двоичных чисел бновления остатка.Устройство соде стр 1 частного, блок 2 выраб ектирующе. единицы, сумматор емента И 4, 5, блоки 6 и н коГов, два элемента ИЛИ 8 стр 10 делителя, блок 11 ан ков.589611 ЦНИИ Тираж Заказ 393/826 Подписное ЭюксуннафцР Перед началом вычисления делимое записывается в сумматор 3, делитель - в регистр 10, регистр 1 частного обнуляется.В первом цикле анализируется сочетание знаков сумматора 3 и регистра 10. Если эти знаки одинаковы - в сумматор передается дополнительный код делителя со сдвигом на один разряд влево если же знак сумматора не совпадает со знаком регистра 10 - в с 5 ещатор передается прямой код делителя, записанного в регистр 10, софсдвигом на один разряд влево.Если в продвинутой сумае знак не совпадает со знаком регистра 10, то во второй разряд регистра 1 запись не производится. Если же знак продвинутой суммы совпадает со знаком регистра 10, то одновременно со сдвигом во второй разряд регистра 1 за- Е писывается единица.:Число таких циклов равно (Д), где П -количество разрядов делимого (делителя) с учетом одного знакового разряда (мантисса П -1 разряд)За- Я 6 пись корректирующей единицы в первый разряд по входу регистра 1 пронзво" дится также в (.П -.1) цнкле.Быстродействиепредлагаемого уст ройства по отношению к прототипу уве личивается на один цикл формула изобретения Устройство для деления двоичныхчисел, содержащее регистр частного, 88 регистр делителя, блок анализа знаков, сумматор, блок вЫработки корректирующей единицы, блоки передачикодов, два элемента И, два элемента ИЛИ, причем группы выходов блокаанализа знаков подключены к входамсоответствующих элементов ИЛИ, выходы которых подключены к первымвходам соответствующих элементов И,к вторым входам которых подключенашина управления устройства, выходыэлементов И подключены к первьаа вхо"дам соответствующих блоков передачикодов, вторые входы которых подключены к соответствующим выходам регистра делителя, выходы блоков передачи кодов подключены к соответствующим входам сумматора, о т л и ч а ющ е е с я тем, что, с целью повьапения быстродействия, выход первогоэлемента ИЛИ подключен к входу второго младшего разряда регистра частного, выход блока выработки корректирующей единицы подключены к входупервого младшего разряда регистрачастного. Источники информации, принятые вовнимание при экспертизе: 1. Авторскоез свидетельство СССРМ 398948, М.кл, Ц 06,Т 7/39 1971,2. Папернов А.А. Логические основы ЦВТ, М.,Наука 1968, с. 235, рис. 3. филиал ППП Патент,г. Ужгород, ул. Проектная, 4