Устройство для сопряжения процессоров с общей шиной мультипроцессорной системы

(1)Г,15 1 фу ОПИСАНИЕ ИЗОБРЕТЕН СОПРЯЖЕНИЯ ПРООЙ МУЛЬТИПРОЦЕС 72 бл ГОСУДАРСТВЕННЫЙ КОМИТЕТПО ИЗОБРЕТЕНИЯМ И ОЧЯРЫТИЯМПРИ ГКНТ СССР К А ВТОРСКОМУ СВИДЕТЕЛЬСТВ(71) Киевский политехнический институт им. 50-летия Великой Октябрьскойсоциалистической революции(54) УСТРОЙСТВО ДЛЯЦЕССОРОВ С ОБЩЕЙ ШИНСОРНОЙ СИСТЕМЫ(57) Изобретение относится к вычислительной технике и может быть использовано для построения надежных мультипроцессорных систем. Цель изобретения увеличение производительности обмена за счет использования режимаблочной передачи. Устройство для сопряжения содержит процессорные блоки1.11 л, блок 3 общей памятиустройства ввода-вывода 4.1, ,4.ш,В состав каждого процессорного блока 1 входят процессор 5, блок 6 локальной памяти, регистр 8 состояния,блок 9 управления, коммутаторы 10,11,блок 12 коммуникационной памяти, регистр 13 адреса источника, регистр1571606 14 адреса приемника, регистр 15 данных. В процессе функционирования система управляющий процессорный блокосуществляет инициализацию системыи производит запуск подчиненных процессорных блоков. В режиме. вычисления каждый подчиненный процессорныйблок осуществляет подготовку массиваданных для обмена между другими под Очиненными процессорными блоками НаИзобретение относится к вычислительной технике и может быть использовано при построении высокопроизводительных вычислительных систем для решения задач, алгоритмы которых имеютпоследовательно-параллельную структуру е.Цель изобретения - увеличение производительности обмена за счет исполь зования режима блочной передачи.На фиг. 1 представлено использование устройства в мультипроцессорнойсистеме; на фиг. 2 - пример Форматарегистра состояния; на фиг. 3 - пример реализации блока управления; нафиг, 4 - алгоритм обмена информациеймежду процессорными блоками; на Фиг,5 -конфигурация связей процессорногоблока в режиме управляющего процессорного блока; на фиг; 6 - то же, в ре 35жиме коммуникационного процессорногоблока; на фиг. 7 - то же, в режиме выполнения программы; на фиг, 8 - то же,в режиме обмена между процессорными 40блоками; на фиг. 9 - схема подключения регистров адреса к общей шине системы и блоку коммуникационной памяти.Мультипроцессорная система (Фиг 1)содержит процессорные блоки 1,1 451.п, общую шину 2 системы, к которойподключены блок 3 общей памяти и устройства 4.14.ш ввода-вывода.В каждом процессорном блока 1процессор 5.1 и блок 6.д локальной па 50. мяти объединены между собой локаль"ной шиной 7., к которой также подключены регистр 8.д состояния и блок9.1 управления,Локальная шина 7,д соединена такжес коммутатором 10., а через коммута 55тор 11подведена к блоку 12. коммуникационной памяти, к регистру 13.адреса источника, регистру 14.1. адрестройку межпроцессорных овяэей для обмена осуществляет управляющий процессорный блок по программе, котЬраяхранится в его локальной памяти. Кроме того, управляющий процессорныйблок (по прерыванию) может переходитьна подпрограмму проверки работоспособности подчиненных процессорных блоков .9 ил., 2 табл.1 1са приемника, регистру 15.х данных. Регистр 8., блок 9.ь, регистр 13.д, регистр 14.1, регистр 15.1 и коммутатор 10.ь соединены с общей шиной 2 через входы-выходы 16.д - 21.ь.Назначение блока 9. управления состоит в выработке сигналов, которые необходима для реализации циклов об" ращения к общей шине 2, а также управляацих сигналов, обеспечивающих реконфигурацию системы, т.е. определенного соединения между собой функциональных узлов с помощью коммутатора 11.д. Режим работы блока 9. управления определяется значением соответствующих разрядов регистра 8. состояния.Возможный формат регистра 8,ь сос" тояния представлен на фиг. 2, а назначение каждого разряда поясняется табл.1 и 2.Пример построения блока 9.1 управления представлен на фиг. 3.Блок 9,1 управления содержит триггер 22, элемент И-НЕ 23, буферный регистр 24, элемент И 25, первый выход 26, элемент И-НЕ 27, элемент И 28, второй выход 29, первый 30 и второй 31 входы, дешифратор 32, с третьего по шестой выходы 33 - 36, элемент И 37, элемент ИЛИ 38, третий вход 39 и седьмой выход 40.Коммутатор 11 предназначен для установки связей в соответствии со значениями разрядов ВР 1 и ВР 2 регистра 8 состояния между локальной шиной 7 и блоком 12 коммуникационной памяти, локальной шиной 7 и регистрами 13. и 14, а также между блоком 12 коммуникационной памяти и регистрами 14 и 15.Система работает следующим образом (Фиг. 1).1.) 7бПри инициализации системы (по внешнему сигналу "Сброс" ) процессоры 5.15.п начинают выполнять программу, расположенную в своей локальнои памяти с определенного начальч5 ного адреса (например, нулевого) . В результате выполнения этой программы производится инициализация каждого процессорного блока. Один из процессорных блоков, например 1.1, выполняет функции управляющего процессорного блока, а остальные - подчиненных процессорных блоков 1,2.1.п (это достигается, например, установкой в соответствующее состояние разрядов ВР 1 и ВР 2 выборки режима в регистре 8 состояния по внешнему сигналу "Сброс" ).В процессе функционирования систе мы процессорный блок 1.1 может работать в режиме управляющего процессорного блока или в режиме коммуникационного процессорного блока. Остальные процессорные .блоки 1.21.п 25 являются подчиненными и могут работать в двух режимах, а именно: в режиме выполнения программы, записанной в блоке 6 локальной памяти, и в режиме обмена информацией с другими уст ройствами системы. Перевод процессорного блока 1 в любой режим работы осуществляется записью информации в разряды ВР 1 и ВР 2 регистра 8 состояния в соответствии с табл. 2.35В каждом режиме процессорные блоки 1.11.п имеют определенную конФигурацию связей. Настройка каждого процессорного блока 1 на определен ный режим работы осуществляется с помощью коммутаторов 10 и 11,. которыми управляет блок 9 управления. В зависимости от значений разрядов ВР 1 и ВР 2 регистра 8 состояния дешифратор 32, входящий в состав блока 9 управления, Формирует активный уровень сигнала на одном из четырех выходов 33 - 36 (Фиг. 3). В соответствии с этим осуществляется необходимое соеэО динение устройств, связанных с коммутатором 11, или переключается коммутатор 10, обеспечивая связь между шинами 2 и 7.Работа системы при решении определенной задачи включает чередукциеся этапы параллельного выполнения про" грамм в процессорных блоках 1.1 1.п и обмена информацией между подчи 16 6ненными процессорными блоками 1,21.и,При выполнении собственной программы каждый процессорный блок 1 имеетконфигурацию, представленную на фиг.7,когда процессор 5 имеет доступ к блоку 6 локальной памяти, блоку 12 коммуникационной памяти, регистру 8 состояния, В процессе обработки информациив блоке 12 коммуникационной памятиФормируются массивы данных, предназначенные для передачи в другие устройства системы на этапе обмена инФормацией.После завершения выполнения своейпрограммы процессор 5 устанавливаетв своем регистре 8 состояния разряд"Готовность" в единицу, Этап обменаинформацией между процессорными блоками 1,2 1.п начинается после завершения выполнения программ в каждомподчиненном процессорном блоке(в этом случае бит "Готовность" вкаждом регистре состояния 8,2. ,8.пустановлен в единицу), Этот момент определяется либо путем опроса управляющим процессорным блоком 1.1 соответствующих разрядов регистров8.2. . .8.п состояний, либо Формированием сигнала прерывания для управляющего процессорного блока 1,1, который формируется при единичном значении разрядов готовности во всех подчиненных процессорных блоках 1.2,1,п. Управляющий процессорный блок11 (Фиг. 5) переключается в режимкоммуникационного процессора установкой разрядов ВР 1=1, ВР 2=0 регистра8.1 состояния (табл.2) и принимаетконфигурацию связей, показанную наФиг.б, а подчиненные процессорныеблоки 1.21.п имеют конфигурацию,представленную на Фиг.8.Программа обмена между подчиненными процессорными блоками 1,21.п, таблицы адресов регистров данных процессорных блоков-источникови соответствующие им таблицы адресоврегистров данных процессорных блоковприемников, а также размерности мас"сивов данных для передачи между процессорными блоками хранятся в блоке.6.1 локальной памяти коммуникационного процессорного блока 1.1, которыйуправляет процессом передачи информации.Рассмотрим в качестве примера про"цесс передачи массива данных из под 1571606чиненного процессорного блока 1.д-источника в подчиненный процессорныйблок 1.)-приемник. Перед началом обмена в регистре 13.1 адреса источника записан адрес регистра 15 данныхпроцессорного блока-источника 1.в регистре 14.1 адреса приемника записан адрес регистра 151 данных процессорного блока 1. 1-приемника, а вовнутренних регистрах процессора 5.1записаны соответственно информационное слово Ь , которое характеризуетФдлину 1-го массива данных, и указатель адреса регистра 15.К данных подчиненного процессорного блока 1,К-приемника, который будет выполнять функцию приемника при передаче следующегомассива данных из подчиненного процессорного блока 1.1-источника,Параметр Ьопределяется какЬ.=Р В Угде Р - количество информационныхслов в массиве, предназначенном для 25передачи из блока 12 коммуникационнойпамяти-источника в блок 12,1 коммуникационной памяти-приемника. Коммуникационный проессорный блок 1.1 устанавливает в своем регистре 8,1 состояния ЗОразряд ВС в единицу, что настраиваетблок 9, 1 управления на преобразованиеуправляющих сигналов, формирующихся влокальной шине 7.1, в сигналы для общей шины 2 системы, обеспечивающие поочередное выполнение циклов чтенияи записи. управляющие сигналы на локальной шине 7.1 формируются в процессе выполнения программы, соответствующей алгоритму, показанному на фиг.4. 4 ОПри выполнении программы должноосуществляться 2 Р циклов чтения бло"4ка 6.1 локальной памяти, кроме того,подсчет числа передаваемых слов, атакже засылка в конце программы адреса регистра 15.К данных подчиненногопроцессорного блока 1.К в регистр 14.1адреса приемника..С помощью блока 9.1 управления сигналы, формирующиеся при чтении блока 6.150локальной памяти, преобразуются всигналы, которые обеспечивают поочередно циклы чтения и записи для общейШины 2. При выполнении цикла "Чтение"осуществляется чтение данных иэ регистра 15. данных источника и занесения их в регистр 15.1 данных коммуникационного процессорного блока 1.1.В цикле "Запись" информация из регистра 151 данных коммуникационного процессорного блока 1.1 записывается в регистр 15.1 данных коммуникационного процессорного блока 1.1"приемника.При чтении информации иэ регистра 15.1данных источника фактически осуществляется чтение из его блока 12.ь коммуникационной памяти по адресу, находящемуся в регистре 14.ь адреса процессорного блока 1.д,После каждого чтения к содержимому регистра 14.1 адреса прибавляется единица (в общем случае длина в байтах читаемого слова), За счет этого подготавливается адрес слова, которое будет читаться из блока 12.1 коммуника"цнонной памяти при следующем обращении к этому процессорному блоку.При записи информации в регистр 15.3 данных приемника информация записывается в блок 12,1 коммуникационной памяти по адресу, находящемуся в регистре 14.1 адреса, Как и при чтении, содержимое этого регистра увеличивается на единицу, подготавливая адрес для блока 12,1 коммуникационной памяти для записи следующего слова.Начальные адреса передаваемого и принимаемого массивов устанавливаются в соответствующем подчиненном процес" сорном блоке 1,2"1.п после завершения им своей программы, непосредственно перед установкой в единицу бита ".Готовность" в своем регистре 8.2, ,8.п состояния.В данной системе на шаге обмена информацией процессы передачи одного массива данных по общей шине 2 междудвумя процессорными блоками совмещащаются с подготовкой информациидля передачи следующего массива данных в другой подчиненный процессорный блок. Следовательно на передачу од" ного слова по общей шине 2 используется в среднем два цикла обращения к общей шине 2 (" Чтение" и "Запись" ). Система имеет однотипные процессорные блоки, что уменьшает аппаратурные, затраты и упрощает резервирование устройств системы,Таким образом изобретение позволяет упростить аппаратуру без снижения быстродействия (по сравнению с системами, содержащими коммуникационный процессор, т.е. содержащими блоки раз" ных типов), а также повысить производительность систем на однотипных про157 1 606 темы,Наименование Обозначение Доступ состороны общей шины 2 шины Бит запуска процессораБит готовности пуск ЧтениеЧтениезапись Запись запись Чте ние ГОТ Запись Запись Запись цессорных блоках без увеличения числапроцессорных блоков. Формула и э о б р е т е н и я Устройство для сопряжения процессоров с общей шиной мультипроцессорной системы, содержащее регистр состояния, регистр адреса источника и регистр данных, первый информационноуправляющий вход-выход регистра сос" тояния является первым входом-выходом устройства для подключения процессора, второй информационно-управляющий вход- выход регистра состояния является первым входом-выходом устройства для подключения общей шины системы, о т л ич а ю щ е е с я тем, что, с целью увеличения производительности обмена эа счет использования режима блочной передачи, в него введены блок управления, регистр адреса приемника, блок коммуникационной памяти и два коммутатора, выход регистра состояния соединен с управляющим входом блока управления, выходы которого соединены с входами выборки и задания режима регистра адреса приемника, регистра адреса источника и регистра данных и управляющими входами первого и второпроцессора,1-й разряд(выборка режима) ВР 2 Бит выдачи сигналов на общую шину ВС го коммутаторой, первые инФормационные входы-выходы первого и второго коммутаторов являются вторым и третьим входами-выходами устройства для подключения процессора соответственно второй информацибнный вход-выход первого коммутатора является вторым входом-выходом устройства для подключения общей шины системы, с второго по пятый инФормационные входы-выходы второго коммутатора соединены с адресно-информационно-управляющим входом-выходом блока коммуникационной памяти, первыми адресно-инФормационно-управляющими входами-выходами регистра адреса приемника, регистра адреса источника и регистра данных соответственно, вторые адресно-инФор мационно-управляющие входы-выходы регистра адреса источника, регистра адреса приемника и регистра данных являются с третьего по пятый входами-.выходами устройства для подключения общей шины системы, первый и второй управляющие входы-выходы блока управления являются четвертым входом-выходом устройства для подключения процессора и шестым входом-выходом устрой ства для подключения общей шины сисТ а б л и ц а 1 Доступ со стороны локальной-а разр Ацей шоне Р Состояние разрядовВР 1 Таблица 2 Режим работы процессорного блока Управляющего процессорного блокаКоммуникационного процессорного блокаОбмена информациейВыполнения программы.Производственно-издательский комбинат "Патент", г Ужгород, ул. Гагарина, 10 оставитель В.Бородинехред М.Дидык Корре Заказ 1514 Тираж 571 Подпис ВНИИПИ Государственного комитета по изобретениям и113035, Москва, Ж, Раушская наб крытиям при ГКНТ СССРд. 4/5