Устройство для формирования тестов субблока логического блока

)4 ГОСУДАРСТВЕННЫЙ НОМИТПО ИЗОБРЕТЕНИЯМ И ОТКРЫТПРИ ГКНТ СССР ОПИСАНИЕ ИЗОБРЕТЕНИ ЬИз ОМУ СВИДЕТЕЛЬСТВ К АВТ исполь го дна ано при разра стического об В 37о, В.В. Воинов пускаемых устроиств. Целния - обеспечение режимания тестовой информации дка логического блока с ссинхронизацией, Устройстэталонный .субблок 1, эталческий блок 2, коммутаторрегистрации, таймер 6, блмежуточного накопления т сисходит формирование тестов длблоков и логических блоков пошению к системам внешней синх лубцов,ельство СССР 11/00, 1974. ьство СССР 11/00, 1984,суб- тно- низаОРИИРОВАНИЯ ТЕСОГО БЛОКАсится к автоматехнике и м.б.(54) УСТРОЙСТВО ДЛЯ ФТОВ СУББЛОКА ЛОГИЧЕС, 9 477413, кл. С 06Авторское свидетУ 1088000, кл. С 06 тке тестово- печения выь изобрете- формироваля субблообственной во содержит онный логи, блок 7 ок 5 прое тов. Про3 151Изобретение относится к техническому диагностированию дискретныхустройств автоматики, вычислительнойтехники и связи, а именно к устройствам автоматического формированиятестов проверки работоспособностиих логических субблоков.Целью изобретения является обеспечение режима формирования тестовойинформации для субблока логическогоблока с собственной синхронизацией.,На фиг, 1 представлена структурная схема устройства для формирования тестов субблока логическогоблока; на фиг. 2 - функциональнаясхема блока промежуточного накопления тестов; на фиг. 3 - структурнаясхема блока регистрации,Устройство для формирования тестов субблока логического блока(фиг. 1) содержит эталонный субблок1, соединенный с эталонным логическим блоком 2 посредством ТЭЗ-переходника, группу внешних входов-выходов3, соединенных через коммутатор 4с эталонным блоком 2, блок 5 промежуточного накопления тестов, таймер6, блокрегистрации элемент И 8,элемент ИЛИ 9, Формирователь 10 импульса.На чертеже также обозначены группы 11-12 входов блока 5, группа 13выходов блока 5, выход 14 блока 5выход .15 таймера, выход элемента"Стоп" 22,Блок 5 содержит буферный регистр23, схему 24 поразрядного сравнения,генератор 25 частоты опроса, элементИ 26, триггер 27, коммутатор 28, счетчик29,дешифратор 30, узел 31 регистровойпамяти, счетчик 32,дешйфратор ЗЗ нуля,узел 34 регистровой памяти, элемент И 35счетчик 36, коммутатор 37, счетчик38, коммутатор 39, элемент И 40,формирователь 41 импульса, элементИ 42, элемент 2 И-ИЛИ 43, группа эле"ментов ИЛИ 44, элемент 2 И-ИЛИ 45. Блок 7 регистрации (Фиг. 3) содержит входной регистр 46, элемент ИЛИ 47, счетчик 48, дешифратор 49, элемент И-ИЛИ 50, триггер 51 готовности, Формирователь 52 управляющих импульсов с входной логикой, испол 34534нительныи механизм 53 регистрацииинформации и элемент И 54,Эталонный субблок 1 является составной частью логического блока(устройства ЭВМ) 2, В устройстве дляформирования тестов субблоки должныбыть заведомо иСправными и их вьводы(входные и выходные контакты) несутинформацию об изменениях логическихсигналов ("0" или "1") во временипри работе логического блока 2 посигналам, поступающим по входам 3извне, например от канала ввода-вы 15 вода ЭВМ.В качестве коммутатора 4 используется двухгалетный переключатель,позволяющий подключить вход внешнейсинхронизации логического блока 2на начальном (подготовительном) этапе к входу 21 управляемого таймера 6и в рабочем режиме к выходу 18 формирователя 10 одиночных импульсовБлок 5 промежуточного накопления25 тестов осуществляет накопление ихранение тестовой информации с дискретностью частоты генератора 25 опроса, равной времени срабатьвания блоков 3 1 и 34 регистровой памяти и буферного регистра 23.Таймер 6 на начальном (подготовительном) этапе работы автоматическизапоминает время скважности (длительности Б = 2 Т) внешнего управляющегосигнала синхронизации (время полного35 цикла работы логического блока 2,например, операции ввода-вывода)и затем организует подсчет времени в пределах этого интервала и формирует40его текущее значение на своих информационных выходах. Начальной точкойотсчета на каждом временном интерва.ле является начало очередного циклаработы логического блока 2 (устройства ЭВМ) с очередными управляющимии информационными словам,Блок 7 регистрации представляетсобой устройство регистрации на бумажную или магнитную ленты, имеющеегруппу информационных выходов 13,вход 19 и выход 20 готовности устрой"ства к регистрации очередного тестового набора. По приходу сигнала синхронизации на вход (Фиг, 3) блока 7регистрации разрешается запись тесто 55 вого набора в регистр 46 и через элемент ИЛИ 47 счетчик 48 устанавливается в состояние 00001, Дешифратор49 вырабатывает разрешающий потенциалУправляющий вход "Пуск" 17 и вход "Стоп" 22 предназначены для первоначального запуска и останова соответственно устройства,Буферный регистр 23 осуществляет прием тестовой информации только в том случае, когда она при очередном импульсе опроса отличается от преды 55 5 15134 на шине выборки первой группы тестового набора. При И-разрядном тестовом наборе группа может составлять 5-8 и т.д. информационных битов. С инверсного выхода счетчика 48 на вход формирователя 52 поступает импульс запу- . ска, Если блок регистрации информации готов к выполнению операции записи очередной группы (строки) тестовой информации, то на второй вход формирователя 52 управляющих импульсов также поступает разрешающий потенциал с выхода триггера 51 готовности. В результате этого формирователь 52 последовательно формирует на своих выходах управляющие импульсы. Импульс с первого выхода формирователя 52 производит установку триггера 51 в нулевое состояние и осуществляет операцию записи группы (слова) тестовой информации на носитель. Импульс с второго выхода формирователя 52 запускает механизм продвижения носителя информяции ня Один шагу я тякже изменяет состояние счетчика 48 на "+1".Импульс с третьего выхода формирователя 52 устанавливает в единичное состояние триггер 51, обеспечивая тем самым последующий запуск формирователя 52. Регистрация тестового слова заканчивается записью на носитель последней группы тестовой информации и появлением на выходе счетчика 48 сигнала переполнения, который в совокупности с единичным сиг налом на выходе триггера 51 способствует формированию сигнала готовности к приему очередного тестового слова на выходе 20 блока 7 регистрации.40Элемент И 8 предназначен для формирования на своем выходе сигнала запуска формирователя 10 импульса через элемент ИЛИ 9 при условии за45 вершения очередного цикла работы логического блока 2 и наличии хотя бы одного свободного для записи тестовой информации блока 31 или 34 реги-стровой памяти,53 6дущего тестового слова хотя бы наодном из выводов логического блока 2Схема 24 поразрядного сравненияпредназначена для выработки сигналанесравнения информации на входах 11блока 5 промежуточного накоплениятестов с информацией на выходах буферного регистра 23,Генератор 25 частоты опроса формирует на своем выходе сигналы сдлительностью, равной времени срабатывания элементов памяти буферногорегистра 23 и узлов 31 и 34 регистровой памяти.Элемент И 26 на своем выходе формирует импульс записи при условии наличия на своем входе сигнала несовпадения текущей тестовой информации навходах 11 блока 5 промежуточного накопления тестов с информацией на выходах буферного регистра 23 хотя быв одном из их разрядов,Триггер 27 поочередно устанавливается в единичное и нулевое состояния по сигналу с выхода формирователя10 импульса, т.е. с началом очередного цикла работы логического блока 2(устройства ЭВМ) и через первый коммутатор 28 управляет записью тестовой информации в первый 31 или вовторой 34 узлы регистровой памяти.Счетчики адреса записи 29 и 32 определяют адреса записываемой тестовойинформации путем накопления в режимезаписи и уменьшают свои состояния нй"-1" в каждом цикле чтения при выво-де тестовой информации из соответствующего узла регистровой памяти.вблокрегистрации.Дешифраторы нуля 30 и 33 фиксируют.наличие нулевого состояния в счетчиках 29 и 32 соответственно, каксигнал готовности соответствующегоузла 31 или 34 регистровой памятик приему очередной теСтовой информации на последующем цикле работы логического блока 2,Узлы 31 и 34 регистровой памяти имеют информационные входы и выходы, адресные входы и входы призна, - ков режима чтения и записи, Принцип построения узлов регистровой памяти аналогичен принципу построения сверхоперативного запоминающего устройства ЭВМ, или, как их еще называют, регистров общего назначения,Элемент И 35 формируют на своем выходе импульс чтения с первого уз 1513453ла 31 регистровой памяти в случае "нулевого" состояния триггера 27. Этот импульс своим отрицательным фронтом ("срезом импульса") увеличивает на "+1" состояние счетчика 36 считывания и уменьшает на "-1" состояние счетчика 29 адреса записи.Коммутатор 37 пропускает на адр сные входы первого узла 3.1 регистр вой памяти сигналы с выходов счетч ка 29 адреса записи в режиме зап си и выходов счетчика 36 адресаитывания в режиме вывода тестовойформации в блок 7 регистрации.Коммутатор 39 пропускает на адресные входы второго узла 34 регистровой памяти сигналы с выходов второго счетчика 32 адреса записи в реме записи и с выходов счетчика 38 адреса считывания в режиме выводаблок 7 регистрации тестовой инфорации.Элемент И 40 формирует на своем выходе сигнал запуска формирователя 41 импульса при условии готовности блока 7 регистрации к приему очередого тестового слова (разрешающийотенциал на выходе 20 блока 5 проежуточного накопления тестов) и наЗО ичии сигнала занятости тестовой нформацией соответствующего узла ,1 или 34 регистровой памяти, находящегося в режиме чтения.Элемент И 42 формирует на своем Выходе импульс чтения со второго зла 34 регистровой памяти при единичном состоянии триггера 27. Этот Импульс считывания производит считывание информации из узла 34 и своим отрицательным фронтом увеличивает 40 состояние счетчика 38 и уменьшает состояние счетчика 32 на единицу.Элемент 2 И-ИЛИ 43 пропускает Через свои первую и вторую группы входов сигнал незавершенного считывания из соответствующего узла 31 и 34 регистровой памяти, находящеГося в режиме чтения, т,е, в режиме Вывода уже накопленной тестовой информации, в блок 7 регистрации, 50Группа элементов ИЛИ 44 пропускает сигналы с первого 31 или второ" го 34 узлов регистровой памяти, находящихся в режиме чтения на инфор- . мационные входы 13 блока 7 регистра ции. Элемент 2 И-ШП 1 45а свой выход 14 сиг пускае готовн соответствующего узла регистровойпамяти к приему очередного массиватестовых наборов, сформированногона последующем цикле работы логического блока 2, Заметим, что данныйузел ранее находился в режиме чтеения (вывод тестовых наборов в блок7 регистрации) и вся тестовая инФормация была считана и зарегистрирована на носителе информации,Устройство для Формирования тестов субблока логического блока работает следующим образом.Эталонный субблок 1 подключаетсяк логическому блоку 2 (устройствуЭВМ) через кросс-плату (ТЭЗ-переходник), позволяющий подключить ких выводам первую группу информационных входов 11 блока 5 промежуточногонакопления тестов.Внешние входы 3 (входы извне) подключаются к входам коммутатора 4,а его выходы подключены к входамлогического блока 2 (например, какподключается последовательно интерфейс ввода-вывода ЭВМ ЕС). Затемк устройству для Формирования тестовсубблока логического блока с помощьюсоответствующей клавиши галетногопереключателя коммутатора 4 подключается внешний вход, по которомупоступают сигналы внешней синхронизации (в некоторых случаях в качестве этого сигнала можно использоватьуправляющий сигнал начала циклаобмена или цикла работы, например,наличие одновременно сигналов ВБР-Ки РВБ-К для интерфейса ввода-вывода) к управляющему входу 21 таймера 6. Далее производится включениепитания устройства для формированиятестов субблока логического блока,логического блока 2 и эталонногосубблока 1. Производится ."общийсброс" логического блока 2 и устройства (цепи установки в исходноесостояние элементов и узлов устройства не показаны).Нажатием кнопки, подключенной квнешней синхронизации, на таймере 6проводится измерение длительностицикла работы логического блока 2(время между двумя положительнымиФронтами импульса внешней синхронизации) численное значение которого запоминается в управляемом счетчике таймера 6. В дальнейшем таймер 6при достижении своего текущего значе1 О 15 20 25 30 35 40 45 50 55 Так как содержимое на информационных входах 11 не равно нулю, то на выходе схемы 24 (фиг. 2) поразрядного сравнения появляется сигнал несравнения, который открывает элемент И 26 для прохождения импульса свыхода генератора 25, Так как триггер 27 установлен в нулевое состояние, то запись происходит в узел 31 регистровой памяти по следующей логической ветви блока 5 промежуточного накопления тестов. Импульс опроса с выхода элемента И 26 через коммутатор 28 поступает на вход счетчика 29 и на управляющий вход записи узла 31. Кроме того, импульс записи с выхода элемента И 26 поступает на вход разрешения записи регистра 23, который также принимает информацию с входов 11 и закрывает тем самым нулевым потенциалом с выхода схемы 24 поразрядного сравнения элемент И 26. Счетчик 29 адреса записи по заднему фронту импульса устанавливается в состояние А = Аподготавливая тем самым последующую запись в следующий регистр узла 31. 9 151345 ния значению на своем управляемом счетчике формирует сигнал переполнения на выходе 18 и устанавливается в нулевое состояние,Таким образом, подготовительный этап работы устройства заключается в проведении указанных подключений и измерении времени полного цикла работы логического блока 2 на одной из операций. Затем клавиша, соответствующая номеру вывода, по которому поступает внешний синхросигнал, на коммутаторе 4 устанавливается в положение, при котором внешний синхросигнал отключается от соответствующего входа логического блока 2 и вместо него к этому выводу подключается выход формирователя 10.Так как на информационных входах 11 блока 5 промежуточного накопления тестов находится информация, заведомо отличающаяся от нулевой, то в регистр 23 и в нулевой регистр узла 31 регистровой памяти записывается набор установки эталонного субблока 1 в исходное состояние с нулевой меткой времени, так как таймер 6 в это время не работает.Запись тестового. набора производится следующим образом. 3 1 ОНа входе "Пуск" 17 производитсяодновременннй запуск имитатора внеш"=.них сигналов и устройства для формирования тестов субблока логического блока, При этом появление управляющего внешнего сигнала должно совпадать по времени с появлением сигна"ла на выходе формирователя 10 импуль"сов устройства и логический блок 2начинает работать с информацией, поступающей по входам 3.При первом цикле работы логического блока 2 запись производится вузле 34, так как триггер 27 устанавливается в единичное состояние импульсом с выхода 18 формирователя 1 Оимпульсов. Этот же импульс запускаеттаймер 6. Вот почему первый тестовойнабор первого цикла работы логического блока 2 содержит в поле метоквремени двоично-десятичный код, означающий количественную величинувремени начала изменения сигналовна входах или выходах эталонного субблока 1 с момента появления внешнегоуправляющего синхросигнала (управляющего импульса).В дальнейшем генератор 25 вырабатывает импульсы, по которым пройзводится опрос возможных измененийна входах и выходах эталонного субблока 1 с дискретностью, равной времени срабатывания элементов памятив узлах 31 и 34, а также буферногорегистра 23. При совпадении состоянийсигналов на входах и выходах с информацией, записанной в предыдущем циклеопроса в регистр 23, регистрации вузел 34 не происходит, так как навыходе схемы 24 присутствует сигналсовпадения, Если же эта информацияотличается от предыдущей, она записывается в следующий регистр узла 34регистровой памяти таким же образом,что и первый тестовой набор первогоцикла работы логического блока 2.Запись в узел 34 регистровой памятизавершается по окончании первогоцикла работы логического блока 2,т.е. при появлении на выходе 15 таймера 6 сигнала переполнения.Таким образом, в узле 31 записывается тестовой набор установки эталонного субблока.1 в исходное состояние, а в узле 34 - совокупностьтестовых наборов для субблока 1 приработе логического блока 2 на первомцикле своей работы,11 1513453 12 состояние эталонного субблока 1 чаще всего оказывается в единственномчисле), Итак, счетчик 29 устанавливается в нулевое состояние и в результате этого на прямом выходе дешифратора 30 появляется высокий логический уровень сигнала, а на его инверсном выходе - низкий логический уровень сигнала. Первая группа входовэлемента 2 И-ИЛИ 43 закрывается иоткрывается вторая группа входовэлемента 2 И-ИЛИ 45. На выходе 14 блока 5 промежуточного накопления тестов появляется сигнал готовностиузла 31 (в данном случае) к приемуновой совокупности тестовых наборов,формируемых на втором цикле работылогического блока 2.Если же за это время был законченрежим записи тестовой информации вузел 34, элемент И 8 (фиг, 1) формирует на своем выходе высокий логический уровень сигнала, который черезэлемент ИЛИ 9 запускает формирователь 10 импульса и который означает,что начался третий цикл работы логического блока 2,Совмещение режима записи в узел 31и режима чтения из узла 34 на третьемцикле работы логического блока.2осуществляется аналогичным образом,те. на третьем цикле работы логического блока 2 осуществляется записьсовокупности тестов для эталонногосубблока 1 в узел 31 и чтение (выводтестов в блок 7 регистрации) из узла34 регистровой памяти.По окончании вывода тестовой информации из узла 34 в блок 7 регистрации формирователем 10 запускаетсячетвертый цикл работы логическогоблока 2 и т.д,Регистрация тестов для субблокалогического блока 2 завершается приокончании заданного режима проверкилогического блока 2 от имитаторавнешних сигналов. На устройстве подается сигнал "Стоп". Работа устройства заканчивается .регистрацией блоком 7 из соответствующего узла 31 или34 регистровой памяти совокупноститестовых наборов последнего циклаработы логического блока 2,Для повышения быстродействия устройства реализовано совмещение режимов промежуточного накопления тестовс режимом вывода накопленной тестовой информации в блок 7 регистрации(для блока 5 промежуточного накоп-ления тестов - режимы записи и чтениясоответственно) .Совмещение режима чтения и режимазаписи осуществляется следующим образом, В момент приема в узел 31 тестового набора установки. в исходное.состояние эталонного блока 1 счетчик29 адреса записи принимает состояние,15равное 000,01 и на инверсном выходедешифратора 30 появляется высокийлогический уровень сигнала, который,поступая на второй вход первой группы входов элемента 2 И-ИЛИ 43, открывает эту группу входов для формирования сигнала готовности узла 31 крежиму чтения (к выводу. записанногонабора в блок 7 регистрации). Кактолько триггер 27 установится в единичное состояние, то высокий логический уровень сигнала с выхода. элемента 2 И-ИЛИ 43 поступит на вход элемента И 40. При готовности блока 7 регистрации к приему тестового слова(высокий логический уровень сигналана выходе 20) на вход формирователя4 1 импульса поступает сигнал запуска положительным фронтом. Импульс свыхода формирователя 41 поступает навход 19 блока 5 промежуточного нако 35пления тестов как сигнал запускаблока 7 регистрации и на входы элементов И 35 и 42,Так как в это время установлен 40режим записи в узел 34 регистровойпамяти (триггер 27 находится в единичном состоянии), то импульс чтенияпроходит через элемент И 35 и поступает на вход режима чтения узла 31,вход вычитания счетчика 29 адреса45записи и на вход накопления счетчика36 адреса считывания, В результатеэтого информация с выходов узла 31,поступает через группу элементов ИЛИ44 на выход блока 5 промежуточногонакопления. тестов и по срезу импульса чтения устанавливает счетчик29 в нулевое состояние, а счетчик36 - в состояние "00001" (счетчик29 в большинстве случаев на началь 55ном этапе после режима записи находится в состоянии "00001", так кактестовый набор установки в исходное Формула изобретения Устройство для формирования тестов субблока логического блока, содержащее коммутатор, блок регистра35 13 15134 ции, формирователь импульса, эталонный логический блок и элемент ИЛИ, причем выход элемента ИЛИ соединен с входом запуска формирователя импульса, вход блокировки которого соединен с входом "Стоп" устройства, о т л и ч а ю щ е е с я тем, что, с целью формирования тестовой информации для субблока логического блока 1 О с собственной синхронизацией, в него введены таймер, блок промежуточного накопления тестов и элемент И, причем выход элемента И соединен с первым входом элемента ИЛИ, второй вход которого соединен с входом Пуск устройства, выход формирователя импульса соединен с управляющим входом коммутатора, входом запуска таймера и входом синхронизации бло ка промежуточного накопления тестов, вход разрешения которого соединен с выходом признака конца регистрации блока регистрации, первый и второй выходы блока промежуточного накопления тестов соединены соответственно с первым входом элемента И и с входом синхронизации блока регистрации, группа информационных входов которого соединена с группой выходов блокапромежуточного накопления тестов, первая и вторая группы информационных входов которого соединены соответственно с выходами субблока эталонного логического блока, а также с разрядными выходами таймера., выход переполнения которого соединен с вторым входом элемента И, входы эталонного логического блока соединены с выходами коммутатора, выход которого соединен с управляющим входом таймера, синхровход коююутатора соединен с синхровходом устройства, причем блок промежуточного накопления тестов содержит два узла регистровой памяти, буферный регистр, схему поразрядного сравнения, генератор частоты опроса,три коммутатора, четыре счетчика, два дешифратора нуля, триггер, четыре элемента И, формирователь импульса, два элемента 2 И-ИЛИ и группу элементов ИЛИ, причем первая группа информационных входов блока промежуточного накопления тестов соединена с группой информационных55 входов буферного регистра, информационными входами первой группы входов схемы поразрядного сравнения и первыми группами информационных 14входов первого и второго узлов регистровой памяти, вторая группа информационных входов блока промежуточного накопления тестов соединена с соответствующими вторыми группами информационных входов первого и второго узлов регистровой памяти, вход синхронизации блока промежуточного накопления тестов соединен с счетным входом триггера, вход разрешения блока промежуточного накопления тестов соединен с первым входом первого элемента И, второй вход которого соединен с выходом первого элемента 2 И-ИЛИ, выход первого элемента И соединен с. входом запуска формирователя импульсов, выход которого соединен с вторым выходом блока промежуточного накопления тестов и первыми входами второго и третьего элементов И, прямой выход триггера соединен с первым управляющим входом первого, второго и третьего коммутаторов, с вторым входом третьего элемента И и первыми входами первых групп входов первого и второго элементов 2 И-ИЛИ, инверсный выход триггера соединен с вторыми управляюшими входами первого, второго и третьего коммутаторов, вторым входом второго элемента И и первыми входами вторых групп входов первого и второго элементов 2 И-ИЛИ, выходы буферного регистра соединены с информационными входами второй группы входов схемы поразрядного сравнения, выход "Не равно" которой соединен с первым входом четвертого элемента И, выход генератора частоты опроса соединен с вторым входом четвертого элемента И, выход которого соединен с входом разрешения записи буферного регистра, информационным входом первого коммутатора, первый и второй выходы которого соединены соответственно с входом разрешения записи первого и второго узлов регистровой памяти и входами суммирования первого и второго счетчиков, выход второго элемента И соединен с соответствующими входами вычитания первого счетчика, входом суммирования третьего счетчика и входом разрешения считывания первого узла регистровой памяти, выход третьего элемента И соединен с входом вычитания второго счетчика, входом суммирования третьего счетчика, входом разрешения считывания второго узла регистровой памяти, разрядные15 151345 выходы первого счетчика адреса соединены с соответствующими информационными входами первого дешифратора ну" ля и первой группой информационных входов второго коммутатора, вторая группа информационных входов которого соединена с разрядными выходами третьего счетчика, разрядные выходы второго счетчика соединены с соответствующими информационными входами второго дешифратора нуляи первой группой информационныхвходов третьего . коммутатора, вторая группа информационных входов которого соединена с разрядными выходами четвертого счетчика, инверсные выходы первого и второго дешифраторов нуля соединены соответственно с вторыми входами первой и второй групп входов первого элемента 3162 И-ИЛИ, прямой выход первого дешифратора нуля соединен с входом установкил 1в О третьего счетчика и вторым входом второй группы входов второго элемента 2 И-ИЛИ, прямой выход второго дешифратора нуля соединен с входом установки в О четвертого счетчика и с вторым входом первой группы входов второго элемента 2 И-ИЛИ, выходы первого и третьего коммутаторов соединены соответственно с адресными входами первого и второго узлов регистровой памяти, выходы которых соединены соответственно с первой и второй группами входов группы элементов ИЛИ, выходы которых являются выходами блока промежуточного накопления тестов, выход второго элемента 2 И-ИЛИ является выходом блока промежуточного накопления тестов.1513453 Составитель А. Сиротскаяактор Н. Лазаренко Техред Л. Олийнык орректор Т Палий 8 СССРород, ул. Гагарина, О Производственно-издател ент", г омбинат Заказ 6080/48 Тирах ВНИИПИ Государственного комитета и113035, Иосква, ХобретениямРаушская Подписное крытиям пр д 4/5