Устройство контроля микропроцессорных блоков

СОЮЗ СОВЕТСНИХСОЦИАЛИСТИЧЕСНИХРЕСПУБЛИК 19) 111 0 51) 4 С ИСАНИЕ ИЗОБРЕТЕНИЯ итехнич н ро СССР 1982 тель 1 11 ОПРОЦЕ вычислик средтельнои ехнике, в частноститроля цифровых объек ства Изоб ту и олноопро-,тение позволяет повысиффективность контроля ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССРПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ АВТОРСКОМУ СВИДЕТЕЛЬСТВ(54) УСТРОЙСТВО КОНТРОЛЯ ИИСОРНЬБ БЛОКОВ(57) Изобретение относится цессорных блоков. 11 еред началом проверки с помощью блока 12 ввода производится загрузка хранимых тестов вблок 10 памяти, модифицированнойматрицы переходных вероятностей и кодов, из которых генерируется марковская последовательность- в памятьформирователя 7 псевдослучайной последовательности, сигналов синхронизации и масок - в блок 5 сверхоперативной памяти, программы проверкиобъекта контроля - в память блока 1управления. В процессе высокочастотной проверки в блоке 6 обработкиинформации осуществляется формированиеочередного входного воздействия путемсуперпозиции хранимого теста иэ блока 10 памяти,псевдослучайного теста -1332 от блока генератора 9 псевдослучайных тестов и очередного кода марковской последовательности - иэ Формирователя 7. Необходимый источник подключается к блоку 6 обработки информации через блок 8 мультиплексоров. При суперпозиции выбор соответствующих полей задается масками из блока 5 сверхоперативной памяти, Входные воздействия подаются на объект контроля 3 и эталон 2 (при выполнении 320проверки с помощью эталона) черезблок 1 регистров. Блок 4 сравнениявыполняет сравнение откликов объектаконтроля 3 и эталона 2, а при егоотсутствии - с предварительно вычисленными откликами, подготовленнымив блоке 1 регистров, и выдает черезблок 8 мультиплексоров и через блок6 дбработки информации результатысравнения на блок 13 вывода и блок11 управления. 1 з,п, ф-лы, 5 ил.Изобретение относится к вычислительной технике, в частности к средствам автоматического контроля цифровых объектов, может быть использовано для высокочастотной Функциональ- Б ной проверки микропроцессоров, блоков ЭВМ, построенных на основе микропроцессоров и других схем большой степени интеграции, целых микроЭВМ и10 прочих сложных устройств в процессе их производства и является усовершенствованием изобретения по авт.свВ 1042023Цель изобретения - повышение пол 15 ноты и эффективности контроля.На фиг.1 представлена структурная схема устройства; на фиг.2 - принципиальные схемы одного разряда блока регистров, блока сравнения, блока сверхоперативной памяти, блока обра 20 ботки информации и блока мультиплексоров; на фиг,3 - схема Формирователя псевдослучайной последовательности; на фиг.4 - схема генератора псев дослучайных чисел; на фиг.5 - схема блока управления.В состав устройства входят блок регистров, эталонный 2 и проверяемый 3 объекты, блок 4 сравнения, блок 5 сверхоперативной памяти, блок 6 обра 30 ботки информации, формирователь 7 псевдослучайной последовательности, блок 8 мультиплексоров, генератор 9 псевдослучайных тестов,блок 10 памяти тестов, блок 11 управления, блок 35 12 ввода, блок 13 вывода.Каждый из блоков 1, 4-6 и,8 состоит иэ Ю идентичных схем (разрядов),каждая иэ которых соответствует одному выводу проверяемого и эталонного объектов. Величина М определяетсячислом выводов у объектов, для большинства микропроцессорных блоков достаточно Б = 256,Схема любого -го разряда блока 1регистров содержит триггер 14 данныхи триггер 15 коммутации, триггер 16маски, элементы И 17-19 и два элемента И-НЕ 20 и 21.В -й разряд блока 4 сравнениявходят последовательно соединенныеэлемент . И 22, сумматор 23 по модулюдва и элемент И-НЕ 24.В состав 1-го разряда блока 5сверхоперативной памяти входят триодноразрядных запоминающих устройства (ЗУ) 25-27 с независимым управлением,Любой д-й разряд блока 6 обработки информации в простейшем случае содержит 1 К-триггер 28, совмещающийфункции одноразрядного регистра-накопителя и схемы логического преобразования данных, и элементы ИЛИ 29 и 30,с помощью которых в некоторых операциях обеспечивается отключение выходов ЗУ 25 и 26 от входов триггера 28.В каждый 1-й разряд блока 8 мультиплексоров входят элемент ИЛИ 31и связанные с ним пять элементовИ 32-36, с помощью которых производит.ся выбор источников данных для блока 6 обработки информации,Формирователь 7 псевдослучайнойпоследовательности (фиг,3) служитдля формирования псевдослучайных по313323следовательностей Н-разрядных кодов,описываемых матрицей переходных вероятностей. Блок содержит генератор37 псевдослучайных чисел, счетчик538 столбцов, счетчик 39 строк, память40 модифицированной матрицы переходных вероятностей, счетчик 41 адресовпамяти кодов, память 42 кодов.Генератор 37 псевдослучайных чисел вырабатывает равномерно распределенные числа. В простейшем случае онможет быть реализован на сдвиговых регистрах с обратными связями, Нафиг.4 показан вариант генератора, вкотором используется сдвигокый регистр 43 и один сумматор 44 по модулюдва.Блок 11 управления (фиг.5) содержит память 45 команд и связанные сней счетчик 46 и регистр 47 команд,тактовый генератор 48, первую группу49 элементов И, обеспечивающую формирование управляющих сигналов, которые через первую группу выходов блока 11 управления поступают на всеблоки устройства, вторую группу 50элементов И, формирующую управляющиесигналы для внутренних узлов блока,счетчик 51 адресов блока 10 памяти.тестов, регистр 52 управления, предназначенный для запоминания управляющих разрядов читаемого из блока 10слова, регистр 53 состояния, которыйфиксирует результат проверки реакций35объекта, получаемый от блока 4 сравнения, и другие особые ситуации,требующие останова процесса проверки,Триггер 14 данных служит для хранения значения сигнала, подаваемогов текущем такте проверки на входобъекта, или эталонного значения выходного сигнала объекта.Триггер 15 коммутации определяетфункцию канала в текущем такте: подача сигнала на вход объекта или опросего выходного сигнала. В почледнемслучае он переводит элементы И 17 и18 в высокоимпедансное состояние вынератора может входить один или несколько регистров.Блок 10 памяти тестов предназначен для хранения тестов, задаваемых всеми наборами, эталонных реакций (если при проверке отсутствует эталонный объект) и, при необходимости, фактических реакций объекта, которые записываются в него в процессе проверки и затем анализируются для диагностики неисправности. Блок О представляет собой ЗУ с произвольным доступом, имеющим объем 4"8 тысяч (Я + К)-разрядных слоев, где К - чист ло дополнительных разрядов в слове, необходимых для обеспечения работы блока 11 управления.Счетчик 38 столбцов предназначен для хранения случайного числа и формирования адресов информации, вводи 50 55 хода,Триггер 16 маски вместе с элементом 1 19 разрешает или запрещаетприем инфоРмации в триггер 14 данных,а также позволяет исключить из проверки соответствующий вывод объектапри сравнении реакций. Элементы И-НЕ20 и 21 служат для выбора источникаданных при установке триггера 14 данных. 204Элемент И 22 служит для выбораспособа проверки состояния -го вывода проверяемого объекта (сравнениес состоянием вывода эталонного объекта или с состоянием триггера 14 данных)Сама проверка состояния осуществляется сумматором 23.Элемент И-НЕ 24 обеспечивает передачу в блок 11 управления результатасравнения или его блокировку в зависимости от состояния триггера 6маски.ЗУ 25 служит для хранения масоксравнения и масок приема в триггеры14 данных, а также данных, определяющих на какие входы объекта подаютсяпсевдослучайные сигналы; ЗУ 26 служит для хранения сигналов синхронизации объектов, эталонных значенийуправляющих выходных сигналов объектов, а также данных, определяющихтип теста для каждого входа объекта -детерминированный или с выхода формирователя псевдослучайной последовательности цепи Маркова и др. ЗУ 27предназначен для хранения данных,обеспечивающих оперативное переключение каналов связи с объектами наприем или выдачу сигналов. Объемкаждого из ЗУ 25-27 составляет 128256 бит,Генератор 9 псевдослучайных тестов.служит для формирования последовательностей псевдослучайных чисел. В частности он может быть реализован аналогично генератору 37 на сдвиговыхрегистрах с обратными связями. В зависимости от величины И в состав ге5 133232мой перед началом проверки в память40 модифицированной матрицы переходных вероятностей,Счетчик 39 строк служит для хране 5ния номера (адреса) строки и формирования адресов информации, вводимойперед началом проверки в память 40модифицированной матрицы переходныхвероятностей, 10Память 40 модифицированной матрицы переходных вероятностей представляет собой двухмерный массив из1 оК и -разрядных слов, где п -число состояний цепи Маркова, Адресация слова осуществляется путем указания номера строки в счетчике 39 строки номера столбца в счетчике 38 столбцов с параллельным приемом информации, .Число строк памяти 40 модифицированной матрицы переходных вероятностей равно и, а число столбцов2 , где ш определяется способомпредставления переходных вероятностейР 11,. в виде Р 1, =225Счетчик 41 адресов с параллельнымприемом информации предназначен дляхранения считанного из памяти 40модифицированной матрицы переходныхвероятностей номера очередного состоя. З 0ния цепи Маркова, а также для формирования адерсов информации, вводимойперед началом проверки в память 42кодов.Память 42 кодов содержит и слов и35служит для хранения М-разрядных кодов. Каждому состоянию цепи Марковасоответствует некоторый код в памяти42 кодов,Блок 12 ввода служит для загрузкитестов в блок 10 памяти тестов, модифицированной матрицы переходных вероятностей в память 40, кодов в память 42, управляющих данных в блок 5сверхоперативной памяти и команд впамять 45 блока 11 управления.В простейшем случаеблок 12 содержит переключатели и кнопки, с помощьюкоторых обеспечивается ручной выборприемника данных, набор данных и их50ввод, В более сложных вариантах построения этот блок может содержатьустройства ввода информации с машинных носителей и устройства внешнейпамяти типа магнитных дисков и т.п,55Блок 13 вывода в наиболее простомисполнении имеет лишь средства индикации регистра. 53 состояния и триггеров 28 блока 6 обработки информации. о6В более сложных случаях в него могутвходить устройства вывода на экран,на машинные носители информации, атакже средства сопряжения с ЭВМ.Устройство работает следующимобразом,Перед началом проверки с помощьюблока 12 ввода производится загрузкатестов и других данных. Приемник данных определяется управляющей информацией, записываемой из блока 12 вводав регистр 47 команды.Хранимые тесты загружаются в блок10 памяти через блок 8 мультиплексорови блок 6 обработки информации. Приэтом адреса ячеек блока 10 принимаются от блока 12 ввода в счетчик 51 адресов. Модифицированная матрица переходных вероятностей и коды загружаются в память 40 и 42 соответственно,также через блок 8 мультиплексорови блок 6 обработки информации. Адреса памяти 40 модифицированной матрицы переходных вероятностей задаютсясчетчиками 38 столбцов и 39 строк, аадреса памяти 42 кодов - счетчиком41 адресов. При этом в память 40 загружается модифицированная матрицапереходных вероятностей А, получаемая следующим образом.Пусть задана простая однороднаяцепь Маркова Б = 1 Б;,= О,п,с матрицей переходных вероятностейР = (Р 1,11, где Р; - вероятность перехода за один такт из состояния Б,в состояние Б 1 ,1=0,п, Р2 , 7 1,- целое. Модифицированная матрица переходных вероятностейА имеет вид А = 1 а 11, =0, и,1=0,2-1. Строка А;, соответствующая состоянию Б;, представляет собойчисловую последовательность, состоящую из и серий, причем 1-я серия состоит из номеров 1, повторенныхраз.1 5 1Например, при Р.-, в , -) ш =3А,. = (О, О, 1, 1, 1, 1, 1, 2).В память 42 кодов загружаютсяи двоичных Б-разрядных наборов,Последовательности сигналов синхронизации, маски и другие управляющие данные поступают от блока 12ввода в блок 5 сверхоперативной памяти (также через блоки 6 и 8),причем адреса ячеек блока 5 задаются непосредственно из регистра 47команды. Программа, определяющая2320 33последовательность операций устройства, в каждом такте проверки объектазагружается из блока 12 в память 45 команд с использованием для заданияадресов счетчика 46 команд. Послезавершения ввода начинается сам процесс высокочастотной, проверки. Дляэтого в регистр 47 вводится командапуска, которая записывает в счетчик46 команд адрес начала программы впамяти 45, приводит в исходное состояние генератор 9 псевдослучайныхтестов, сбрасывает счетчик 51 адресов блока 10 памяти тестов, приводитв исходное состояние генератор 37псевдослучаиных чисел, сбрасываетсчетчик 39 строк и включает тактовыйгенератор 48.При синхронной организации обмена с проверяемым объектом работа устройства в каждом такте й высокочастотной проверки сводится к следующей последовательности шагов, задаваемых командами программы, хранимой в памяти 45 блока 11 управления. Для определенности далее считается, что последовательность синхронизации объек та состоит из двух наборов.Шаг 1. При этом происходит чтение данных из блока 5 сверхоперативной памяти: объединение очередного тестового набора Х, получаемого из блока 1 О памяти, с содержимым триггеров 28 блока 6 обработки, осуществляемое опе рацией Х Л Е, Ч Р -Р, где 1 - константа. из ЗУ 26 блока 5, определяющая входы проверяемого и эталонного объектов, на которые должны прикладываться соответствующие разряды набора Х (в этих разрядах 1, содержатся единицы), Р - состояние триггеров 28 блока 6; передача маски входов синхро низации объектов из ЗУ 25 блока 5 в триггеры 16.блока 1 регистров передача Р в немаскированные триггеры 14 данных блока 1; передачаиз ЗУ 27 блока 5 в триггеры 15 коммутации бло- каданных для включения каналов блока 1, связанных с двунаправленными выводами объектов, на выдачу состояния триггеров 14 на объекты; сдвиг в регистре 43 генератора 37 для получения очередного псевдослучайного числа, формирование очередного псевдослучайного числа в генераторе 9 тес тов для получения очередного псевдослучайного тестового набора для такта 1 + 1. 10 15 20 25 30 35 40 45 50 55 Шаг 2, Происходит: чтение данных иэ блока 5 сверхоперативнойпамяти, передача маски информационных входов объектов из ЗУ 25 блока 5 в триггеры 16 блока 1; передача первого набора синхронизации из ЗУ 26 блока 5 в незамаскированные триггеры 14 данных блока 1 и соответственно на вхо," ды объектов; подготовка следующего адреса в счетчике 51 и запуск чтения тестового набора из блока 1 О памяти для такта й + 1; передача псевдослу" чайного числа из генератора 37 псевдослучайных чисел в счетчик 38 столбцов и запуск чтения из памяти 40 модифицированной матрицы переходных вероятностей для определения следующего состояния цепи.Наг 3. Осуществляется: чтение данных из блока 5 сверхоперативной памяти; передача второго набора синхронизации иэ ЗУ 26 блока 5 в незамаскированные триггеры 14 данных блока 1 и соответственно на входы объектов; передача из ЗУ 27 блока 5 в триггеры 15 блока 1 данных для включения каналов блока 1, связанных с двунаправленными выводами объектов на прием их реакции; прием в блок обработки псевдослучайного набора У от блока 9 для такта+ 1 и выполнение операции У Л 1 с - Р, где 1 с константа из ЗУ 26 блока 5, определяющая входы объектов, на которые должны подаваться соответствующие разряды набора У (в этих разрядах 1 содержатся единицы); прием следующего состояния цепи Маркова из памяти 40 модифицированной матрицы переходных вероятностей в счетчик 41 адресов памяти кодов и в счетчик 39 строк и запуск чтения кода из памяти 42 кодов.Шаг 4. Осуществляется: чтение данных из блока 5 сверхоперативной памяти; прием в блок 6 обработки информации набора Е для такта+ 1 от формирователя 7 и выполнение операции Е Л 1 У К -" Р, где Е - константа из ЗУ 26, определяющая входы объектов, на которые должны подаваться соответствующие разряды набора Е (в этих разрядах 1 содержатся единицы); передача из ЗУ 25 блока 5 маски сравнения в триггеры 16 блока 1; сравнение состояния незамаскированных выводов проверяемого и эталонного объектов в блоке 4 (при равенстве - пере-,010единицу, а путем передачи в негоадреса из регистра 47.Дополнительные шаги и соответственно команды в программе вводятся итогда, когда требуется модифицироватьтестовый набор в блоке 6 обработкиинформации перед подачей его на входыобъекта, при записи реакций объектав блок 1 О памяти тестов и в некоторыхдругих случаях. При описанном ранеепостроении блок 6 обработки информации позволяет выполнить следующие операции:ьЫ/ к(Ы л р)вк к,где с - операнд блока 5 сверхоперативной памяти или вектор из всехединиц;р - операнд из блока 10 памятитестов, от формирователя 7,псевдослучайной последовательности от генератора 9 псевдослучайных тестов, от блока 4сравнения или вектор из всехединиц.Состояние К триггеров 28 блока 6обработки информации может быть записано в блок памяти тестов или в блоксверхоперативной памяти и использоваться в качестве операндов с и /1 впоследующих операциях,При показанном на фиг.2 построенииблока 1 регистров и блока 4 сравненияможно изменять вид данных, получаемыхот блока 4, в зависимости от состояния тех триггеров 14 блока 1, которые соответствуют выходам проверяемогообъекта,Если в эти триггеры записаны эталонные значения выходных сигналов,то блок 4 выдает вектор ошибок, вкотором единицы соответствуют выходам объекта, на которых обнаруженаошибка, если в триггеры 14 записанаконстанта "Нуль", то на выходы блока4 передается фактическое состояниевыходов объектов, если константа"Единица" - то инверсия этого состояния 1.Устройство контроля микропроцессорных блоков по авт,св. Р 1042023, о т л и ч а ю щ е е с я тем, что,9 133232ход к шагу 1, при неравенстве сигналов хотя бы одной пары выходов - установка разряда ошибки регистра состояния 53 и останов),5Каждый из указанных шагов задается соответствующей ему одной командой программы внутриконтактного управ-,ления, читаемой блоком 11 из памяти45. Прочитанная команда принимаетсяв регистр 47, а в счетчике 46 одновременно формируется адрес следующейкоманды, т.е. выполнение текущейкоманды совмещается по времени с чтением следующей. 15Каждая команда содержит адресноеполе, в котором размещаются ЗУ 25-27блока 5 сверхоперативной памяти, поле кода операции блока 6 обработки,поле управления блоком 8 мультиплексо 20ров и управляющие разряды, с помощьюкоторых задается выдача стробирующихсигналов в блоки 5 и 6, в блок 1регистров, в формирователь 7 игенератор 9 псевдослучайных тестов. 25Эти сигналы вырабатываются первойгруппой 49 элементов И под действиемимпульсов тактового генератора 48.Сигналы управления счетчиком 46 команд, счетчиком 51 адресов, регистром 52 управления и блоком 10 памятитестов формируются аналогичным образом второй группой 50 элементов И.Врегистр 52 управления записываются управляющие разряды слов, читаемых иэ блока 10. При соответствуюЩем признаке в команде, находящейсяов регистре 47, содержимое регистра52 передается в счетчик 46 команд.Таким образом, при выборке теста из 40.блока 9 можно передавать управлениеразным программам., хранимым в памяти 45, что позволяет изменять последовательность и состав операций устройства на разных этапах проверки 45объекта. Последовательность команд впределах одной программы может изменяться с помощью команд условных переходов по результату сравнения, полученному от блока 4, что необходимо, 50например, при асинхронной органиэации обмена с проверяемым объектом,когда в каждом такте проверки добавляются шаги, связанные с анализомсостояния управляющих выходов объек- Ф о р м у л а и з о б р е т е н и ята. При выполнении команд условныхи безусловных переходов новое состояние счетчика 46 формируется не увели 3чением его предыдущего состояния на3323с целью повышения поЛноты и эффективности контроля, оно содержит формирователь псевдослучайной последовательности, группа управляющих входов ко 5 торого соединена с первой группой управляющих выходов блока управления, группа информационных входов формирователя псевдослучайной последовательности соединена с группой выходов блока обработки информации, группа выходов формирователя псевдослучайной последовательности соединена с пятой группой информационных входов блока мультиплексоров, 52.устройство по п.1, о т л и - ч а ю щ е е с я тем, что формирователь псевдослучайной последователь.ности содержит генератор псевдослучай,.ных чисел, счетчик столбцов, память модифицированной матрицы переходных вероятностей, счетчик строк, память кодов, счетчик адресов памяти кодов,. причем вход пуска генератора псевдослучайных чисел, входы синхронизации 25 счетчиков столбцов, строк и адресов памяти кодов, входы записи памяти 20 2модифицированной матрицы переходных вероятностей и памяти кодов образуют группу управляющих входов формирователя псевдослучайной последовательности, выход генератора псевдослучайных чисел соединен с информационным входом счетчика столбцов, выход которого соединен с входом адреса столбца памяти модифицированной матрицы переходных вероятностей, вход адреса строки которой соединен с выходом счетчика строк, выход памяти модифицированной матрицы переходных вероятностей соединен с информационными входами счетчиков строк и адресов памяти кодов, группа информационных входов формирователя псевдослучайной последовательности подключена к информационным входам памяти модифицированной матрицы переходных вероятностей и памятикодов, выход счетчика адресов памяти кодов соединен с адресным входом памяти кодов, выход которой образует группу выходов формирователя псевдослучайной последо" вательности.К 2 ЯСоставитель Д.ВанюхинТехредЛ,Сердюкова Корректор И.Муск Подписноеитета СССРкрытийкая наб., д. 4 Тираж 672 Государственного ко лам изобретений и оМосква, Ж, Рауш