Устройство для решения систем линейных алгебраических уравнений

СОЮЗ СОВЕТСНИХСОЦИАЛИСТИЧЕСНИХРЕСПУБЛИН1325508 19 4 С 06 Р 5 П К АВТОРСКОМ РоМ Ю ГОСУДАРСТ 8 ЕННЫЙ НОМИТЕТ СССРПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ ИЕ ИЗОБРЕ ВИДЕТЕЛЬСТВ У(56) Авторское свидетельство СССР Кф 824217, кл. С 06 Р 15/324, 1981.Авторское свидетельство СССР В 813445, кл. С 06 Р 15/324, 981,. (54) УСТРОЙСТВО ДЛЯ РЕШЕНИЯ СИСТЕМ ЛИНЕЙНЫХ АЛГЕБРАИЧЕСВИХ УРАВНЕНИЙ (57) Изобретение относится к вычисл тельной технике и может быть испол зовано при решении систем линейных алгебраических уравнений, содержащих положительно определенную э митову матрицу коэффициентов, на к вечный интервал времени путем предварительного разложения исходной матрицы на треугольную и диагональную и затем решения двух простых систем управления. Цель изобретения - увеличение быстродействия устройства, Поставленная цель достигается тем,счто устройство содержит первый регистр 1 сдвига, умножитель 2, накапливающий сумматор 3, вычитатель 4, три блока 5 -5. памяти, группу из ш элементов И 6, где ш - разрядность результата, делитель 7, три регистра 8,-8 адреса, блок 9 управления, два элемента И 10, и 10, элемент ИЛИ 10, второй регистр 11 сдвига и два мультиплексора 121 и 12, Повышение быстродействия обеспечивается возможностью использования методов, связанных с близкими к матричным разложениями, решения систем линейных алгебраических уравнений. 1 з,п. ф-лы, 2 ил 1 табл.255082На третьем этапе производится нахождение искомого вектора х путемрешения системы уравнений 5 Ьх=уф (4) А= Ъ,На первом этапе следует производить разложение исходной матрицы коэффициентов А на две другие матрицы - треугольную матрицу Ь и диагональную матрицу 0 А щ ЬШ(3) 113Изобретение относится к вычислительной технике и может быть использовано для решения систем линейных алгебраических уравнений, содержаших положительно определенную эрмитову матрицу комплексных коэффициентов,Цель изобретения - повышение быст родействия устройства.На фиг. 1 представлена структурная схема устройства для решения систем линейных алгебраических уравнений; на фиг, 2 - схема блока управления.Устройство содержит первый регистр 1 сдвига, умножитель 2, накапливающий сумматор 3 вычитатель 4, первый, третий, второй блоки 5 -5 памяти, группу из ш элементов И б, делитель 7, первый, третий, второй регистры 8 -8 адреса, блок 9 управления, первый 10 второй 02 эле" менты И, элемент ИЛИ 0, второй регистр 11 сдвига, два мультиплексора 121 и 122, первый-пятый 13-17, десятый 18, одиннадцатый 19, тринадцатый 20, девятый 21, двенадцатый 22, шестой 23, восьмой 24, седьмой 25 выходы блока 9 управления, который содержит счетчик 26, четыре элемента 27 -271 задержки, узел 28 постоянной памяти с первого по девятый элементы И 29, -29,. элемент НЕ 30, с десятого по четырйадцатый элементы И 31-31 Устройство предназначено для решения систем линейных алгебраических уравнений вида где х - искомый вектор; Ь - известный вектор. Решение задачи осуществляется втри этапа,На втором этапе осуществляется решение промежуточной системы урав- нений где у 0 Ь х;+ - знак эрмитовой сопряженности. Регистр сдвига служит для хранеМ+Ыния -- комплексных коэффициентов2матрицы А коэффициентов и И комплексных элементов вектора в правой части системы уравнений. Умножитель 2служит для вычислений произведенийпар комплексных чисел, Накапливающийсумматор 3 предназначен для сложенияпоступающего на его вход произведения с ранее полученной суммой. Блок5 памяти служит для хранения элементов вспомогательной матрицы С, вычисляемых на первом этапе, и элементоввекторов у и х, вычисляемых соответственно на втором и третьем этапах.Емкость памяти блока 5 определяетсячислом элементов матрицы С и составд 2 д25 ляет в "- комплексных чисел.Блок 5 памяти служит для храненияэлементов матрицы Ь, вычисляемых напервом этапеи используемыхна второмитретьем этапах. Емкость памятиблока1 2. 5 составляет -комплексных чи 2сел. Блок 5 памяти служит для хране"ния элементов матрицы П, вычисляемыхна первом этапе и используемых натретьем этапе.Емкость памяти блока 5 составляетН действительных чисел,Делитель 7 служит для деления эле 40 ментов матрицы С на первом этапе иэлементов вектора у на третьем этапена элементы матрицы О.Регистры 8-8 адреса предназначены для передачи кодов адресов из блока 9 управления соответственнов блоки 5 -5 памяти. Блок 9 управленияосуществляет синхронизацию и управление работой всех блоков устройства,кроме блоков 2, 4 и 7,Элементы И 10, и 02, ИЛИ 10осуществляют изменение знака минимальной части числа, считываемого изблока 52 памяти, при поступлении соответствующей команды из блока 9 уп 55Регистр 11 сдвига служит для хранения Я комплексных элементов вычисляемого на втором этапе вектора у ивыдачи этих элементов на обработку(8) где 3. = 11 1. на третьем этапе, Мультиплексор 12предназначен для подачи на вход делителя 7 либо элементов матрицы Сот вычитателя 4 на первом этапе,либо элементов вектора у от регистра 11 сдвига на третьем этапе. Мультиплексор 12 предназначен для подачи на вход вйчитателя 4 либо элементов матрицы А и элементов вектора Ьот регистра 1 сдвига соответственнона первом н втором этапах, либо результатов деления от делителя 7 натретьем этапе,В блоке 9 управления счетчик 26предназначен для определения числатактовых импульсов синхронизации иформирования кодов адресов постоянного запоминающего устройства 28,Элементы 27, -27 задержки обеспечивают формирование временной диаграммы работы устройства. Постоянное. запоминающее устройство 28 служитдля хранения команд управления адресов памяти,Решение системы линейных алгебраических уравнений с положительно определенной эрмитовой матрицей коэффициентов заключается в вычисленииэлементов вспомогательной матрицы Си матрицы Ь на первом этапе, элементов вектора у на втором этапе и элементов искомого вектора х на третьемэтапе в соответствии с выражениями(5)ф 1 Устройство работает следующим образом.До начала вычислений в регистр 1сдвига по информационному входу устройства записываются элементы матрицы А и вектора Ь в следующей последовательности. Вначале записываетсяэлемент первой. строки а затем элементы второй строки аа , затемэлементы третьей стРоки аа а5и т.д.После записи элементов последнейИ-й строки матрицы А аай .а осуществляется запись элементов вектора Ь=Ь, Ь. По окончании записи информации в регистр 1сдвига на вход блока 9 управленияначинают поступать тактовые импульсы,в соответствии с которыми блок 9 вырабатывает импульсные команды управления и коды адресов памяти.Обработка информации в устройствеосуществляется в течение М тактов 25 синхронизации, при этом на реализацию первого этапа обработки затрачиН+5вается Н --- такгов на реализацию6второго и третьего этапов обработки -Ю(И)по в в+1 тактов, т,е, общее число тактов работы составляет МИ+5 Н Ю=м --- + - - - +2.6 235Для управления процессом вычислений в устройстве используются восемьимпульсных команд К-К 8 и две потен-циальные команды К и К которые вырабатываются в блоке 9 управлениясоответственно на выходах 13-22,Формирование импульсных команд в каждом такте работы осуществляется вопределенные фиксированные моментывремениКоманда К осуществляет сдвиг информации в регистре 1 сдвига и сброснакапливающего сумматора 3. Она формируется в момент времени й и исполь.зуется на первом и втором этапах об О-работки. Команда К является командойчтения блоков 5 и 5 памяти, формируется в момент времени С и используется на всех этапах обработки. Команда К является командой чтенияблока 5 памяти. Она формируется вмомент времени й на первом этапеобработки, формируется в момент времени С на третьем этапе обработки,на втором этапе обработки команда К5 13255не формируется. Команда К 4 являетсякомандой записи в блок 5 памяти,формируется в момент времени С и ис 3пользуется на первом этапе обработки,Команда К является командой записив блок 5 памяти, Формируется в момент времени 1 и используется навсех этапах обработки, Команда Кявляется командой записи в блок 5памяти, Она формируется в моментвремени 1 и используется на первомэтапе обработки. Команда К осуществляет запись и сдвиг в прямом направлении информации в регистре 11сдвига, формируется в момент времени С и используется на втором этапеобработки, Команда К осуществляетсдвиг в обратном направлении и считывание информации в регистре 11сдвига, формируется в момент времении используется на третьем этапе,Команда К является потенциальнойкомандой на выполнение операции изменения знака мнимой части, используется на первом и третьем этапах обработки, Команда К является потенциальной командой управления мультиплексора 12и 12, используется натретьем этапе обработки.Кроме формирования команд, блок 9 30управления вырабатывает на своих выходах 23-25 адреса чтения и записикодов с, 1, Й, у, х, хранящихся вблоках 5-5 памяти,Формирование адресов чтения информации блоков 5 и 5 памяти, а такжеадресов чтения или записи информацииблока 5 памяти осуществляется в момент времени С формирование адресовзаписи информации блоков 5 и 5 пакУдти осуществляется в момент времениПри обработке информации на первоми втором этапах интервал времени 1.-Сиспользуется для выполнения операцийумножения, сложения и вычитания, интервал времени-йиспользуется дпявыполнения операции деления, на третьем этапе интервал времени г. -Сиспользуется для выполнения всех опера Оций - деления, умножения, сложения ивычитания.Реализацию процесса обработки инФормации в устройстве поясняет таблица, где указаны номер такта обработки ш, считываемая из блоков памяти информации, записываемая в блокипамяти информации, номера используе-.мых команд управления. Таблица приве 08 6дена для случая решения системы из четырех уравнений (И=4), при этом первому этапу обработки соответствуютзначения ш=114, второму этапу -в=1521, третьему этапу - в=22,28,В соответствии с таблицей в первомтакте вычислений (при ш=1) блок 9 управления вырабатывает команду К, которая производит сдвиг информации врегистре 1 сдвига и сброс накапливающего сумматора 3. В результате этогона выходе регистра. 1 сдвига устанавливается число а,11Так как на первом и втором этапахкоманд К не Формируется, то мультиплексор 12; обеспечивает на этихэтапах постоянное подключение выходарегистра 1 сдвига к первому входу вычитателя 4, Поэтому на выходе вычитателя 4 также устанавливается числоа Одновременно происходит переписькода адреса записи вычисляемого элемента Й из блока 9 управления в адресный регистр 8, затем по командеК производится запись элемента Й1=ав блок 5 памятиПри а=2 по команде К на выходерегистра 1 сдвига и соответственнона выходе вычитателя 4 устанавливается число а,. Производится переписькодов адресов записи вычисляемых элементов си 1соответственно вадресные регистры 8, и 8и перепись кода адреса чтения ранее вычисленного элемента Й в адресный регистр 8. По команде К производитсячтение блока 5 памяти, В результатеэтого число с 1, поступает на второйвход делителя 7, На первый вход делителя 7 от вычитателя 4 через муль"типлексор 12, который на первом этапе обеспечивает постоянное подключение вычитателя 4 и делителю 7, поступает число с =а . По команде К1производится запись числа с и чис 1ла 1, получающегося на выходе делителя 7, соответственно в блоки 5, и5, памяти,При ш:=3 по команде К, на выходерегистра 1 сдвига устанавливаетсячисло а и производится сброс накапливающего сумматора 3, Одновременно происходит перепись кодов адресов чтения считываемых элементов с и 1соответственно в адресные регистры 8, и 8 и перепись кода адреса записи вьгчисляемого элемента в адресный регистр 8.40 Полученное в умножителе 2 произведение проходит через сумматор 3 и вычитается из элемента 11 в вычитателе 4, Затем происходит перепись кода адреса записи вычисленного элемента 55 13255По команде Кг производится чтениеблоков 5 и 5 памяти, в результатечего элементы сг и 1 г поступаютна входы умножителя 2.При этомсчитываемый из блока 5 памяти эле -52мент 1 поступает на вход умножите -ля 2 через элементы И 10, и 10ИЛИ 10, с помощью которых по команде К , формируемой постоянно на первом этапе обработки, производитсяизменение знака мнимой части элемента 1 Полученное в умножителе 2 про-.изведение без изменения проходит через сумматор 3 и вычитается из элемента ав вычитателе 4. Результатвычислений (элемент с 1 ) по команде Кзаписывается в блок 5 памяти,Аналогичным образом осуществляется процесс вычислений в остальныхтактах первого этапа работы, Приэтом следует отметить, что в техтактах, где команда К не формируется (при тп=7, 11, 13, 14), на выходерегистра 1 сохраняется предыдущеезначение элемента а , а отсутствие1 фсброса сумматора 3 позволяет осуще -ствлять потактное накопление произве.тдений с 1, и вычисление с в со 1 к 1 пответствии с выражением (5),В первом такте второго этапа работы, т.е. при ш=15, по комнаде К, навыходе вычитателя 4 устанавливаетсячисло Ь, Одновременно происходит перепись кода адреса записи вычисляемого элемента у=Ь, в регистр 8. За 1 ем по команде К производится записьэлемента у в блок 5 памяти, а по1команде К - перезапись элемента ув регистр 11 сдвига.При тп=1 б по команде К на выходемультиплексора 12 г устанавливаетсячисло Ь и производится сброс сумматора 3, Одновременно происходит запись кодов адресов чтения считываемых элементов у, и 1соответствен 45но в регистры 8, и 8 г,По команде Кг производится чтениеблоков 5, и 5 памяти, в результатечего элементы у и 1 поступают на1 г 50входы умножителя 2, Так как во втором этапе команда К не формируется,то элемент 1 г проходит через блок10 без изменения,08у в регистр 8, и по команде. К осуще.ствляется запись элемента у в блокг5, памяти, а по команде К - переписьэлемента у в регистр 11 сдвига. Аналогичным образом осуществляется процесс вычисления в остальных тактахвторого этапа работы. При этом н техтактах, где комнада К, не формируется(ттри ш=18, 20, 21), на выходе регистра 1 сдвига сохраняется предыдущеезначение элемента Ь;, а отсутствиесброса сумматора 3 позволяет осуществлять потактное накопление произведений у 11; и вычисление у в соответствий с выражением . Кроме того, в тех тактах, где команда К неформируется (тп=17 19, 20), сдвиг информации в регистре 11 сдвига не производится,На третьем этапе работы командойК, мультиплексоры 12 и 12 г обеспечивают постоянное подключение выхода регистра 11 сдвига к первому входуделителя 7 и выхода делителя 7 к первому входу вычитателя 4, При этом приш=22 командой К производится сброснакапливающего сумматора 4 (сброс регистра 1 сдвига не имеет значения).Одновременно происходит перепись кода адреса чтения, вычисленного напервом этапе элемента Й 4, в регистрт 51,По команде К производится чтениеблока 5 памяти, в результате чегочисло с 14 поступает на второй входделителя 7. Одновременно происходитперепись кода адреса вычисляемогоэлемента х 4 в регистр 8, По командеК производится сдвиг информации вобратном направлении в регистре 11сдвига, в результате чего число у 4поступает на первый вход делителя 7.Результат деления (число х ) происхо 4дит через мультиплексор 12 г и устанавливается на выходе вычитателя 4,По команде К осуществляется записьчисла х 4 в блок 5 памяти, а такжепередача его на выход устройства через элемент И б, на вход которого натретьем этапе работы подается команда Кщ разрешающая выдачу информации,При ш=23 командой К сбрасывается накапливающий сумматор 3, Одновременно происходит перепись кодовадресов чтения, вычисленного на предыдущем такте элемента х и вычисленных на первом этапе элементов 1 и4Й , соответственно в адресные регистры 8, 8, 8,5508 10 5 10 15 20 30 35 40 45 50 55 В соответствии с кодом ш на выходе постоянного запоминающего устройства 28 устанавливается содержимое соответствующей ячейки памяти, С помощью элементов И 29 "29, элемента НЕ 30 и элементов И 31: -31 импульсами, поступающими от элементов 27 -27 эадержки, производится опрос соответ 9 132По команде К производится чтениеблоков 5 и 5 памяти, в результате чего элементы х и 1 поступают на входы умнажителя 2. При этомтак же, как на первом этапе, н блоке10 комплексного сопряжения командойК осуществляется изменение знакамйимой части числа 1, Затем происходит перепись кода адреса записи,вычисляемого элемента х, в регистр8По команде К производится чтениеблока 5 памяти, в результате чегочисло Й поступает на второй вход де 3лителя 7. По команде К число у изрегистра 11 сдвига поступает на первый вход делителя 7, Результат деления проходит через мультиплексор12 и поступает на первый вход нычи 2тателя 4, Результат вычитания (числох) по команде К записывается вблок 5 памяти и выдается через элемент И 6 на вход устройства.Аналогичным образом осуществляется процесс вычисления величин хи х и в остальных тактах третьегоэтапа работы, При этом в тех тактах, где команды К и Кне формируются (при ш=25, 27, 28), на выходеблока 7 деления сохраняется предыду. щее значение отношенияа отсут 1 Фствие команды К, т,е. исброса сумматора 3, позволяет осуществлять потак"тное накопление произведений х 1 , ивычисление х. н соответствии с выра 1жением (8),Полностью процесс вычислений заканчивается в такте с номером ш=М=28,Формирование управляющих сигналовв блоке 9 управления осуществляетсяпри поступлении на его вход тактовыхимпульсов синхронизации. Эти импульсы подсчитываются счетчиком 26. Формируемый им код номера такта ш посту,пает как адрес в постоянное запоминающее устройство 28, в ячейках которого хранятся коды команд управления икоды адресов всех блоков памяти длякаждого такта работы. стнующих разрядов постоянного запоминающего устройства 28, При этом элементы И 29 и 29 обеспечивают соответственно формирование команд К и К, элементы И 29 З и 29 и элемент НЕ 30 - формирование команды К элементы И 29-299 - формирование команд К -К , Выдача команд Кз и К осуществляется непосредственно с соответствующих разрядов постоянного запоминающего устройства 28.Элементы И 31-31 обеспечивают выдачу кодон адресов блоков памяти следующим образом:элементы И 31 и 31 производят соответственно перепись кодов адресов чтения и записи для блока 5 памяти;элементы И 31 и 31 производят соответственно перепись кодов адресов чтения и записи для блока 5 памяти,"элемент И 31 производит перепись кодов адресов чтения или записи для блока 5 памяти,Формула изобретения 1, Устройство для решения систем линейных алгебраических уравнений, содержащее блок упранления, первый регистр сдвига, умножитель, накапливающий сумматор, вычитатель, с первого по третий блоки памяти, делитель, группу из ш элементов И, где ш - разрядность результата, с первого по третретий регистры адреса, информационный вход первого регистра сдвига подключен к информационному входу устройства, тактовый вход которого подключен к входу синхронизации блока управления, первый информационный вход умножителя подключен к выходу первого блока памяти, информационный выходумножителя подключен к информационному входу накапливающего сумматора,информационный выход которого подключен к первому информационному входувычитателя, информационный выход вычитателя подключен к информационнымвходам первого и третьего блоков памяти и к первым входам ш элементов И группы, выход третьего блока памяти подключен к первому информационному входу делителя, информационный выход которого подключен к информационному входу второго блока памяти, первый выход блока управления подключенк входу сдвига первого регистра сдви 13255га и к синхровходу накапливающегосумматора, второй выход блока управления подключен к входам чтения первогои второго блоков памяти, третий и5четвертый выходы блока управления,подключены к входам соответственночтения и записи третьего блока памяти, пятый выход блока управления подключен к входу записи первого блока памяти, шестой, седьмой и восьмойвыходы блока управления подключены кинформационным входам соответственнопервого, третьего и второго регистровадреса, выходы первого, второго итретьего регистров адреса подключенык адресным входам соответственно первого, второго и третьего блоков памяти, выходы ш элементов И группы подключены к выходм устройста,л и ч а ю щ е е с я тем, что, с целью повышения быстродействия устройства, в него введены второй регистрсдвига, первый и второй мультиплексоры, первый и второй элементы И, элемент ИЛИ, первый выход второго блокапамяти подключен к первым входампервого и второго элементов И, второивыход второго блока памяти подключенк второму информационному входу умножителя, пятый выход блока управленияподключен к вторым входам элементовИ группы, девятый выход блока управления подключен к второму (инверсному) входу первого элемента И и к второму входу второго элемента И, выходпервого элемента И и инверсный выходвторого элемента И подключены соответственно к первому и второму входам элемента ИЛИ, выход которого под Оключен к третьему информационномувходу умножителя, информационный выход вычитателя подключен к информационному входу второго регистра сдвигаи к первому информационному входувторого мультиплексора, выход второго регистра сдвига подключен к второму информационному входу первогомультиплексора, выход которого под-.ключен к второму информационному входу делителя, первый и второй информационные входы второго мультиплексораподключены соответственно к выходуделителя и к выходу первого регистрасдвига, выход второго мультиплексораподключен к второму информационномувходу вычитателя, десятый и одиннадцатый выходы блока управления подключены соответственно к входу запи 08 12си второго блока памяти и к входу сдвига второго регистра сдвига,двенадцатый выход блока управления подключен к управляющим входам первогои второго мультиплексоров и к третьим входам ш элементов И группы, тринадцатый выход блока управления подключен к входу установки второго регистра сдвига.2, Устройство по п. 1, о т л и - ч а ю щ е е с я тем, что блок управления содержит узел постоянной памяти, счетчик, элемент НЕ, четыре элемента задержки, с первого по четырнадцатый элементы И, вход синхронизации блока подключен к счетному входу счетчика и к входу первого элемента. задержки, информационный выход счетчика подключен к адресному входу уэ" ла постоянной памяти, первый и второй выходы узла постоянной памяти подключены к первым входам соответственно первого и второго элементов И, третий выход узла постоянной памяти подключен к первым входам третьего ичетвертого элементов И, с четвертогопо восьмой выходы узла постоянной памяти подключены к первым входам соответственно элементов И с пятого по девятый, входы с девятого по тринадцатый узла постоянной памяти подключенык первым входам элементов И соответственно с десятого по четырнадцатый, выход первого элемента задержкиподключен к входу второго элемента за- держки и к вторым входам первого, десятого, двенадцатого и четырнадцатогоэлементов И, выход второго элемента задержки подключен к входу третьего элемента задержки и к вторым входам второго и третьего элементов И, выход третьего элемента задержки подключен к входу четвертого элемента задержки и к вторым входам четвертого, пятого, одиннадцатого и,тринадцатого элементов И, выход четвертогоэлемента задержки подключен к вторымвходам с шестого по девятый элемент И, выходы первого и второго элементов И подключены соответственно к первому и второму выходам блока, выходы третьего и четвертого элементовИ объединены и подключены к третьемувыходу блока, выходы с пятого по девятый элементов И подключены соответственно к четвертому, пятому, десятому, одиннадцатому и тринадцатому13 132550814выходам блока, четыренадцатый выход го элемента И, выходы десятого и узла постоянной памяти подключен к одиннадцатого элементов И объединедевятому выходу блока, пятнадцатый ны и подключены к шестому выходу бловыход узла постоянной памяти подклю- ка, выходы двенадцатого и тринадцаточен к двенадцатому выходу блока, к5го элементов И объединены и подключевторому входу третьего элемента И и ны к восьмому выходу блока, выход чек входу элемента НЕ ф выход которого , тырнадцатого элемента И подключен,к подключен к второму входу четверто- седьмому выходу блока. Считываемые элементы из блоковЭлементы, записываемые в блоки Используемыекоманды управления 52 59 2 3 К 1 ф КФф К 9 ае11 27 КК,К,КК 1 ф К 2 ф К 4 ф К 91 ф Зф бф91 ф 2 ф Зф 5 ф 91 ф 2 ф 9К, К, К 9ф ф 2 ф Зф зф1 ф 2 ф Зф 5 фК 1 ф К 2 ф2 ф Зф 5 ф 91 ф 2 ф К 92 ф 92 ф 4 ф 91 ф 5 ф 71 ф 2 ф 5 ф1 ф 2К 2 ф К 5 ф К 7 21д1, й 2з192Д а 2 С 2 4 аз 1 аз 2 Сз,3 9116Продолжение таблицы 1325508 Используемыекоманды управления Считываемые элементы из блоковиа ов Корректор Т, Колб 2/46 ка одпис Производственно-полиграфическое предприятие, г. Ужгород, ул. Проектная, 4 Составитель В,Редактор И. Бланар Техред ИЯопович 11 Тираж 672 ПВНИИПИ Государственного комитета СССРпо делам изобретений и открытий13035, Москва, Ж, Раушская наб., д. 4 2 ф зф юв 3к к к1 ф 2 ф эф КВе КзК, К 92 ф 5 ф КЭ