Устройство для сопряжения микропроцессорной системы с внешними устройствами с контролем

СОЮЗ СОВЕТСНИХСОЦИАЛИСТИЧЕСН ИХРЕСПУБЛИН1242956 9) 6 Р 11/00 к оть ии мик ЭВМ с ти. ппени етной ика локФ жида элемен емента ГОСУДАРСТВЕННЫЙ ИОМИТЕТ СССРПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ(21) (22) .(46) (71) венно томат (72) Г.Н, С,Н. В.С. (53) (56) ва ми 3816082/24-2419.11,8407.07.86. Бюл, У 25Харьковское научно-производсте объединение по системам авизированного управленияК.Г. Карнаук, С.Е. Баженов,Тимонькин, В,Б, Самарский,Ткаченко, В.В, Топорков,Харченко и В.И. Ярмонов681,3(088,8)Коффрон Дж. Технические средоткропроцессорньж систем. - М.:1983.торское свидетельство СССР657, кл. О 063/04, 1978,(54) УСТРОЙСТВО ДЛЯ СОПРЯЖЕНИЯ МИКРОПРОЦЕССОРНОЙ СИСТЕМЫ С ВНЕШНЙМИ УСТРОЙСТВАМИ С КОНТРОЛЕМ(57) Изобретение относится к мипроцессорной технике и может бьиспользовано при проектироваврбпроцессорных систем и микровысокими показателями надежносЦелью изобретения является повьнадежности устройства за счетществления контроля времени отреакции адресуемого внешнего уства. В случае возникновения овнешнего устройства устройствосопряжения обеспечивает коммутследующего внешнего устройстваройство содержит шифратор, блохронной связи, сумматор адресаанализа запросов, два буферныхгистра, счетчик времени циклания, счетчик адреса, дешифратотриггер управления, два блокатов И, три элемента И и два элИЛИ, 3 ил., 2 табл.Изобретение относ.ится к микропро-цессорной технике и может быть использовано при проектировании микро.процессорных систем и микро-ЭВМ с вы.сокими показателями надежности,Целью изобретения является повыше.ние надежности устройства за счетосуществления контроля времени ответной реакции адресуемо о внешнегоустройстга,На Фиг, 1 представлена Функциональнал схема. устройства для сопряжения микропроцессорной системы свнешними устройствами с контролем;на Фиг, 2 - схема блока асинхроннойсвязи; на Фиг. з - схема блока анали- " с: 3 а.пров, в,Устройство (Фиг, ) содержит шифратор 1 блок 2 асинхронной связи,сумматор 3 адреса, блок 4 анализазаг.росов, первый и второй буферныерегистры 5 и б соответственно, счетчик 7 времечи цикла ожидания, счетчик В адреса, дешифратор 9, триггер10 управления, первый и второй блоки1 и 12 элементов И соответственнопервый - третий элементы И 3-15 соответственно, первый и второй элементы ИЛИ 1 б и 17 соответственно, выход18 данных микропроцессоров, выход 9адреса микропроцессора, выход 20синхронизации цикла работы микропроцессора первый и второй выходы 21 и22 соответственно синхронизации такта;зого генератора системы, выход 23разрешения приема информации микропроцессора, первый - шестой выходы24"29 соответственно шифраторапервый выход 30 блока 2 асинхроннойсвязи пепвыйл вход в вых 31 блока 2,нхроь"лой связи, первый вход-выход31 блока 2 асинхронной связи второйвыход 32 и второй вход 33 блока 2асинхронной связи, первый и второйвходы 34 1 л 35 соответственно блокаанализа запросов, выход 36 блока 4анализа запросов, выход 37 номеранеисправного внешнего устройства,выход 38 отказа устройства, выход 39сигнала готовности устройства, выход40 запрося прерывания интерфейсноймагистрали .истемы, вход 41 прерывания микропроцессора.Блок 2 асинхронной связи (фиг. 2) содержит первый и второй эл:ементы 42 и 43 задержки соответственно, первый - третий триггеры 44-4 б управле,:-.;я соответственно, пер:.:й - третий магистральные усилители 47-49 соответственно и первый - третий элеменгы И 50-52 соответственноБлок 4 анализа запросов (фиг. 3)одержит элемент 53 задержки, триггер 54 управления и элемент И 55,Устрсйство работает следующим образомВ начале каждого машинного циклаобращения микропроцессора к внешним устройствам в такте Т 1 микропроцессор вырабатывает синхронизирующий сигнал ЯУ 10 на выходе 20 по которому п оизводится установка в единицу триггера О уг,равления и Формтлруется сигнал синхронизации первого буферно: о регистра 5, В результате этого производится запись кода слова состояния процессора в регистр 5. В этом:ке такте на выходе 19 микропроцессораустанавливается код адреса внешнегоустройства, к которому осуществляется обращение, На выходе 39 устройства устанавливается нулевой сигнал готовности. Код слова состояния процессора из регистра 5 поступает на входшифратора 1, и на одном из его соответствующих выходов устанавливается".Оединйчный сигнал. Кроме того. послепсревода триггера 10 в единичное состояние блок 2 асинхронной связи всг.учае возможности обмена информацией с выбранным внешним устройствомвыдает сигнал выполнения (ВПЛ) навтором выходе 32, По сигналу ВПЛадресуемое внешнее устройство выдаетсигнал ответа (ОТВ) в блок 2 асинхронной связи. При этом в рассматри/иваемом устройстве после разрешениявыдачи сигнала ВПЛ осуществляетсясчет времени цикла ожидания, Этотрежим выполняется путем записи сериитактовых импульсов 1, в счетчик 7,Число И импульсовсоответствуетдопустимому времени реакции адресуемого внешнего устройства на запрос.Если от внешнего устройства приходитв пределах допустимого времени сиг.Онал ОТВ, то счет времени в счетчике 7 прекращается путем установкиего в нуль, При этом в случае правильного Функционирования адресуемого внешнего устройства содержимоесчетчика 8 равно нулю, Модификацияадреса сумматором 3 не выполняется,Работа шифратора 1 описана таблицей соответствия (табл. 1),1242956 Таблица Входы ходы г,э,25 26 27 28 29 4 01) 0 1 0 0 0 0 0 0 0 1 0Ф 0 0 0 0 00 1 11 0 0 0 0 1 0 0 1 0 0 0 0 00 0 1 1 О 01 0 0 0 1 0 0 0 0 0 0О. 0 0 10 0 0 0 1 0 0 1 0 0 0 1 0 0 0 . 0 1 1 0 О, 0 0 Значения входных сигналов Р.-Р шифратора 1 и значения его выходных сигналов на выходах 25-29 однозначно соответствуют кодам слова состояния процессора (РЯУ) при выполнении следующих циклов: МЕМОВУ ВЕАО, МЕМОВУ Ж 1 ТЕ, ПРУТ, ОУТРА, ПТЕВРБТ микропроцессора серии К 580 (1 ИТЕ 1 808 А). Таблица 2 Входы сумматора 335 Выход сумматора Э Адресная Выходышина 19 счетчика8 4 О ООООООО ООООООО 00000111 0001010055 01000000 Иэ таблицы 2 соответствия сумматора 3 адреса следует, что модификация В случае, если в установленное (максимально допустимое) время сигнал ОТВ от адресуемого внешнего устройства не приходит, то с приходом (И+1)-го импульса на выходе переполнения счетчика 7 формируется единичный сигнал, который записывается в счетчик 8. Следовательно, микропроцессор в этом случае выходит в режим ожидание, Сформированным в счетчике 8 кодом 0001 происходит модификация адре.са внешнего устройства, Операцию модификации осуществляет сумматор 3 адреса. Модификации подвергаютсяФ старших разрядов кода адреса путем увеличения на единицу этого кода. В результате этого формируется код адреса следующего по счету внешнего устройства. В рассматриваемом случае триггер 10 в исходное состояние не возвращается, а остабтся в единичном состоянии, что обеспечивает воэможность повторного осуществления счета времени цикла ожидания. Если сигнал ОТВ приходит в пределах установленного времени, то в 1-м также режима (цикла) ожидания по заднему фронту импульса Ф он выходит из режима ожидания и продолжает работу.В противном случае содержимое счетчика 8 увеличивается еще на единицу и в нем находится код 00010. В результате этого 1Происходит операция модификации адреса и формируется код адреса следующего внешнего устройства. Всякий раз после записи информации,в счетчик 8 на выходе 37 устройства формируется соответствующий код. В случае, если происходит Отказ Всех внешних устройств, то после отказа последнего из них на выходе 39 устройства формируется сигнал отказа.Работа сумматора 3 адреса при мо- ЗОдификации адреса внешнего устройства может быть описана таблицей соответствия (табл 2), 242956адреса при нулевом содержимом счетчика 8 адреса (при исправной работе адресуемых внешних устройств) не осуществляется.Блок 2 асинхронной связи функционирует следующим образом.В исходном состоянии триггеры 44- 46 находятся в нулевом состоянии. С приходом управляющего сигнала от 11; триггера 1 О и при отсутствии блокировки от блока 4 срабатывает элемент И 50 и переводит триггер 44 в единичное состояние. В интерфейсную магистраль при этом выдается сигнал заня тости магистрали (ЗМА), а на шифратор 1 управляющих сигналов - разрешающий сигнал, по которому тот выдает в интерфейсную магистраль один из управляющих сигналов. Ъ",Через время(время срабатывания первого элемента 42 задержки) триггер 45 устанавливается в единич-, ное состояние, На выходе 32 блока 2 устанавливается сигнал ВПЛ, и, кроме того, открывается второй элемент И .51 по первому входу. При поступлении единичного сигнала на вход 33 блока 4 (сигнала ОТВ) триггер 46 устанав 30 ливается в единичное состояние, При этом единичный сигнал поступает на третий выход блока 2 и на вход второ- го элемента 43 задержки, Через время(время срабатывания второго элезг35 мента 43 задержки) триггер 45 устанавливается в нулевое состояние. Третий элемент И 52 открывается по второму входу После снятия сигнала ВПЛ с входа 33 блока 2 триггер 46 устао навливается в нулевое состояние, Это вызывает установку в нуль первого триггера 44, что производит снятие сигнала захвата магистрали с выхода 31 блока 2, Шифратор 1 при этом45 производит отключение от интерфеисной магистрали информационных, адрес ных и управляющих сигналов. На этом цикл работы. блока 2 заканчивается.Блок 4 анализа запросов доступа с магистрали работает следующим образом.Внешнее устройство, требующее доступ к интерфейсной магистрали, выдает сигнал запроса доступа к магистрали, который поступает на первый вход 34 блока 4. При отсутствии сигнала на входе 35 блока 4 на выходе элемента И 55 формируется сигнал разрешения доступа к магистрали,который поступает на выход блока 4.Внешнее активное устройство, получив сигнал разрешения доступа к магистрали, отвечает сигналом подтверждения запроса, который поступает навход 35 блока 4.Этот сигнал поступает на Б-входтриггера 54 и на вход элемента 53задержки, Элемент И 55 производитсброс сигнала разрешения доступа кмагистрали. Нулевой сигнал с нулевого выхода триггера 54 поступает напервый выход блока 4, блокируя работу блока 2 на использование устройства интерфейсной магистрали,После сброса единичного сигнала свхода 35 блока 4 через время(время работы элемента 53 задержки) триггер 54 устанавливается в исходное(нулевое) состояние,Устрсйство для сопряжения микропроцесссрной системы с внешними устройствами с контролем работает следующим образом.В исходном состоянии все элементыпамяти находятся в нулевом ссстоянии,(Цепи установки в куль условно непоказаны), В начале каждого машинного цикла микрспроцессор выдает сигнал синхронизации БАС, который поступает на выход 20 микропроцессора.В каждом такте работы микропроцессора на выходы 21 и 22 устройства поступает последовательность импульсов Ч и Г соответственно,При выполнении программы в первом такте каждого машинного цикла, кроме выставления сигнала Б 111 С на выходе 20 синхронизации цикла работы микропроцессора, на выходе 18 данных микропроцессора выставляется код слова состояния процессора, а на выходе 19 микропроцессора выставляется код адреса внешнего устройства (при выполнении операций приема, ПРМ, и выдачи ВДЧинформации с/на адресуемое периферийное устройство).При одновременном появлении сигналов БЛ 4 С на выходе 20 микропроцессора и импульса 1, на выходе 21 тактового генератора системы на. выходе элемента И 13 формируется единичный сигнал. В результате этого триггер 10 переходит в единичное состояние,а в регистр 5 за- писывается код слова состояния процессора.Сигналы состояния микропроцессора поступают на входы шифратора 1 с выхода регистра 5. С нулевого выхода триггера 10 на выход 38 устройства поступает сигнал неготовности (нулевой сигнал). С единичного выхода триггера О на блок 2 асинхронной связи поступает единичный сигнал, который указывает на требование мик- О ропроцессора к обмену информацией с внешним устройством. По этому сигналу блок 2 асинхронной связи производит анализ логического условия ЗМА ПЗМ= (наличие сигналов занятос ти интерфейсной магистрали и подтверждение запроса магистрали соответственно). Выполнение этого условия указывает, что интерфейсная магистраль не занята, т.е. другие активные 20 устройства (внешние устройства), подключенные к магистрали, не производят в данный момент обмен информацией и нет разрешения на использование магистрали. Если приведенное условие 25 выполняется, то блок 2 асинхронной связи выдает единичный сигнал на входе-выходе 31 (ЗМА) и на первом выходе 30, инициирующий работу шифратора 30Единичный сигнал с выхода 30 блока 2 асинхронной связи производит открытие элемента И 14 по его третьему входу, В каждом такте работы устройства с приходом импульсов 1, с выхода 21 тактового генератора системы в счетчике 7 осуществляется выполнение операции счета числа импульсов (определение времени длительности цикла ожидания).40Шифратор 1 в зависимости от значения кода слова состояния процессора, поступающего с выхода регистра 5, выдает один из управляющих сигналов, выдаваемый в интерфейсную магистраль 45 системы, а также осуществляет подключение к шинам адреса интерфейсной магистрали адресных сигналов. Кроме того, в режиме "Запись" или "Выдача" (ЗАП, ВДЧ) к шинам интерфейсной магистрали подключаются сигналы данных, а в режимах "Чтение" или "Прием" (ЧТИ, ПРМ) к шинам интерфейсной магистрали подключается информационный вход регистра 6. Через время задержкиблок 2 асинхронной связи выдает сигнал ВПЛ на втором выходе 32, По этому сигналу адресованное периферийное устройство или устрой 11 11 ство памяти в режимах , Запись и 11 Выдача" соответственно производят прием Информации и отвечают сигналам ОТВ. В режимах "Чтение и "Приемвыдают на шины интерфейсНой магистрали информационные сигналы и сопровождают их сигналом ОТВ,По принятии сигнала ОТВ, в. случае правильного функционирования адресуемого внешнего устройства, натретьем выходе блока 2 асинхронной связи формируется единичный сигнал, который поступает на вторые входы первого и второго элементов ИЛИ 16 и 17 соответственно, В результате триггер 10 переходит в нулевое состояние и на выходе 39 устройства формируется сигнал Готов. Кроме тогопо этому сигналу происходят установка в нуль счетчика 7 времени циклаожидания и подтверждение нулевогосостояния счетчика 8 адреса. В режимах "Чтение" и "Приемпо сигналуОТВ производится запись информации.в регистр 6. После принятия сигналаОТВ через время , необходимое длязанесения информации в регистр 6,блок 2 асинхронной связи осуществляет сброс сигнала ВПЛ, Внешнее устройство на сброс сигнала ВПЛ отвечает сбросом сигнала ОТВ. Блок 2 асинхронной связи. после сброса сигнала ОТВ производит отключение сигнала ЗМА, а также адресных, информационных и управляющих сигналов от интерфейсной магистрали. В случае, если при обращении микропроцессора к внешнему устройству интерфейсная магистраль оказывается закрытой, на первом выходе 30 .блока 2 асинхронной связи единичный сигнал не формируется и тем самым элемент И 14 остается взакрытом состоянии. Счет времени цикла ожидания в счетчике 7 не осуществляется. С нулевого выхода триггера 10 на выход 38 устройства поступает нулевой сигнал. Поэтому сигналу микропроцессор переходит в режим ожидания на время, пока не освободится интерфейсная магистраль системы.В случае, если режим обмена информацией между микропроцессором и адресуемым внешним устройством может быть установлен, но сигнал ОТВ от не. го не пришел, по истечении времени Гр (после прихода Б-го импульса насчетчик 7) сприходом (3+1)-го импульса на выходе счетчика 7 формируется сигнал переполнения, которыйпоступает на счетный вход счетчика 8,В этом случае в счетчике 8 устанавливается код единицы. По коду содержимого счетчика 8 в сумматоре 3 происходит модификация кода адреса адресуемого .внешнего устройства. Модифи Окация адреса осуществляется путемувеличения на единицу кода адресавнешнего устройства, При этом продолжается осуществление контроля длительности цикла ожидания. В счетчик 7 записываются импульсы синхронизации ЧЕсли сигнал ОТВ приходит в пределах допустимого времени, работа устройства продолжается по описанному ,20алгоритму.В случае, если второе адресуемоевнешнее устройство не выдает сигналОТВ в пределах установленного времени, происходит повторное изменение 25содержимого счетчика 8. В нем записан код "два". По этому коду происходит модификация кода адреса внешнегоиустройства путем увеличения на двапервоначального кода адреса внешнего ЗОустройства,Если отказ происходит во всехвнешних устройствах, то после записи Ь-й единицы в счетчик 8 и по ис.течении временина выходе 39 устройства установлен сигнал отказа,Организация прерывания микропроцессора осуществляется следуюшим образом.ФВнешнее устройство, требующее ф прерывание программы, выдает в интерфейсную магистраль по шине ЗПР сигнал запроса прерывания, В устройстве этот сигнал трансформируется на вход ПРЕР микропроцессора, После выполнения очередной команды микропроцессор воспринимает сигнал ПРЕР (если вход ПРЕР не заблокирован) и во время обращения за очередной командой в коде слова состояния уста навливает сигнал подтверждения запроса прерывания П. ЗП, ПРЕР, Шифратор 1 в этом случае формирует сигнал РПР йа своем шестом выходе 29. Сигнал РПР проходит последовательно че рез все инициативные периферийные устройства. Ближайшее периферийное устройство, выдавшее запрос на прерыванне воспринимает сигнал РПР, блокирует его дальнейшее прохождение и выдает на интерфейсную магистраль код вектора прерывания, сопровождая его сигналом ОТВ.Таким образом, нз алгоритма функционирования устройства для сопряжения микропроцессорной системы с внешними устройствами с контролем следует,что в нем осуществляется контроль времени ответной реакции адресуемого внешнего устроцства и в случае возникновения отказа в нем оно обеспечивает коммутацию следующего внешнего устройства,ц)ормула изобретенияУстройство для сопряжения микропроцессорной системы с внешними устройствами с контролем, содержащее блок асинхронной связи, блок анализа запросов, шифратор, первый и второй буферные регистры, первый и второй блоки элементов И, триггер управления и первый элемент И, причем выход данных микропроцессора соединен с. информационным входом первого блока элементов И и информационным входом первого буферного. регистра, выход первого блока элементов И соединен с информационной шиной интерфейсной магистрали системы и информационным входом второго буферного регистра, выход первого буферного регистра соединен с информационным входом пгифратора, выходы первого, второго и третьего разрядов первого выхода которого соединены с управляющими входами первого и второго блоков элементов И и входом разрешения второго буферного регистра соответственно, а второй - шестой выходы шифратора соединены с шинами чтения, записи, приема, выдачи и разрешения прерывания интерфейсной магистрали системы, выход второго буферного регистра подключен к шине данных микропроцессора, первая группа разрядов адресной шины микропроцессора соединена с соответствующими разрядами информационного входа второго блока элементов И, выход которого соединен с адресной шиной интерфейсной магист рали системы, первый выход блока асинхронной связи соединен со стробирующим входом шифратора, вход-вы 124296ход блока асинхронной связи соединенс шиной сигнала занятости интерФейсной магистрали системы, первый входблока асинхронной связи соединен спервым выходом блока анализа запросов, второй выход которого соединенс шиной разрешения доступа интерфейс.ной магистрали системы, второй выходблока асинхронной связи соединен сшиной выполнения интерфейсной магистрали системы, второй вход блокаасинхронной связи соединен с шинойответа интерфейсной магистрали системы, первый и второй входы блока анализа запроса соединены с шинами запроса доступа и подтверждения запроса интерфейсной магистрали системысоответственно, выход синхронизациицикла работы микропроцессора подключен к первому входу первого элемента И, первый выход синхронизациитактового генератора системы подключен к второму входу первого элемента И, выход которого соединен сЯ-входом триггера управления и входом синхронизации первого буферногорегистра, единичный выход триггерауправления соединен с третьим входомблока асинхронной связи, нулевойвыход триггера управления является 30выходом готовности устройства, выходразрешения приема информации микропроцессора соединен с входом синхронизации второго буферного регистра,шина запроса прерывания интерфейсноймагистрали системы соединена с входомпрерывания микропроцессора, о т л ич а ю щ е е с я тем, что, с целью.повышения надежности устройства засчет осуществления контроля времени 40ответной реакции адресуемого внешнего устройства, оно содержит счетчиквремени цикла ожидания, счетчик адрес, сумматор адреса, дешифратор,первый и второй элементы ИЛИ, второй и третий элементы И, причем первый выход синх ионизация тактовогогенератора системы соединен с первымвходом второго элемента И, выходкоторого соединен со счетным входомсчетчика времени цикла ожидания, выход переполнения которого соединенсо ачетным входом счетчика адреса,информационный выход которого соединен с входом дешифратора и первымвходом сумматора адреса, выход переполнения счетчика адреса соединен свыходом отказа устройства и первымивходами первого элемента ИЛИ и третьего элемента И, второй выход синхронизации тактового генератора систе.мы соединен с вторым входом третьегоэлемента И, выход которого соединенс первым входом второго элемента ИЛИ,выход которого соединен с установочным входом счетчика адреса, втораягруппа разрядов шины адреса микропроцессора соединена с вторым входомсумматора адреса, выход которогосоединен с соответствующими разрядами информационного входа второго блока элементов И, третий выход блокаасинхронной связи соединен с вторымивходами первого и второго элементовИЛИ, выход первого элемента ИЛИ соединен с В-входом триггера управленияи установочным входом счетчика времени цикла ожидания, выход дешифратора является выходом индикации номера отказавшего внешнего устройства, единичный выход триггера управления соединен с вторым входомвторого элемента И, третий входкоторого соединен с первым выходом блока асинхронной связи, 1242956Тираж Государст елам изоб Москва,митета СССРоткрытийская наб д,нного ктений и35, Рауш