Арифметическое устройство

СОЮЗ СОВЕТСНИХавмчюакснииРЕСПУБЛИК З(5 ц О 067/38 ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССРПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ(56) 1. Авторское свидетельство СВ 479 11, кл. 6 06 Р 7/52, 1973.2. Авторское свидетельство СССВ 798825, кл. 6 06 Р 7/38, 1981(прототип),(54) (57) АРИФМЕТИЕСКОЕ УСТРОЙСТВО,содержащее и( ь- число разрядов)вычислительных блоков, каждый иэ которых содержит три регистра, сумматор-вычитатель, триггер, первый ивторой элементы И, первую и вторуюгруппы элементов И, первый элемент ИЛИ, первую группу элемен"тою ИЛИ, причем входы разрядов первого, второго и третьего регистров первого вычислительного блока соединенысоответственно с первым, вторыми третьим инФормационными входамиустройства, выходы разрядов со знакового по (и)-й третьего регистра(исоединены со сдвигом на одинразряд вправо с входами разрядовтретьего регистра (1+1)-го вычислительного блока, выход первого элемента ИЛИ 1"го вычислительного блокасоединен с единичным входом триггера(1+1)-го вычислительного блока, выходы элементов ИЛИ первой группы 1-говычислительного блока соединены со"ответственно с входами разрядов вто-рого регистра (1+1)-го вычислительного блока, выходы разрядов третьегорегистра п-го вычислительного блока,801089577 А являются первым инФормационным выхо-. дом устройства, выходы элементов ИЛИ первой группы и-го вычислительного блока являются вторым инФормационным выходом устройства, шина управления операцией умножения устройства соединена с первыи входом элемента И каждого вычислительного блока, шина управления операцией деления устройства соединена с первым .входом второ го элемента И каждого вычислительного блока, шина управления операцией извлечения квадратного корня соединена с первым входом элементов И первой группы каждого вычислительного ;блока, причем в каждом вычислитель-ном блоке единичный выход триггера . соединен с управляющим входом сумматора-вычислителя, выходы инФормационных разрядов первого регистра соединены соответственно с первой группой р инФормационных входов сумматора-вычитателя, выходы разрядов с первого по и-й второго регистра соединены юр соответственно с второй группой ин" Формационных входов сумматора-вычита-теля, с вторыми входами элементов И с второго по и -й первой группы эле" ментов И и с первьви входами элементов И с первого по и-й второй группы 4 элементов И, второй вход первого элемента И первой группы соединен с инверсным выходом знакового разряда сумматора-вычитателя, выход и-го разряда третьего регистра соединен с вторым входом первого элемента И, выходы первого и второго элементов И соединены соответственно с входами первого элемента ИЛИ, выходы элементов И первой и второй групп соединены1089577 соответственно с входами элемен"тов ИЛИ первой группы, о т л и ч а ющ е е с я тем, что, с целью повышениябыстродействия и точности вычисления,в него введены элемент ИЛИ, элемент И,а.в какдый вычислительный блок введены третий и четвертый элементы И,третья, четвертая, пятая, шестая иседьмая группы элементов И, второй итретий элементы ИЛИ, вторая группаэлементов ИЛИ, первый и второй злемен.ты ИСКЛЮЧАЮЩЕЕ ИЛИ, причем входы элемента ИЛИ соединены соответственнос входаии знаковых разрядов первогои второго регистров первого вычислительного блока, а его выход - с пер"вым входом элемента И, второй входкоторого соединен с вввой управленияоперацией деления устройства, а выход - с информационным входои триггера первого вычислительного .блока,вход, запуска устройства соединен с .управляющими входаии триггера, первого, второго и третьего регистров "го( 1-и) вычислительного блока, винауправления операцией умножения устройства соединена с первьии входами элементов И четвертой и седьмой группы,с первыми входами третьего элемента ИЛИ и четвертого элемента И, шина,управления операцией деления устройства соединена с первьжи входами элемен.тов И вестой группы, с вторым входоитретьего элемента ИЛИ и с первым входои третьего элемента И, вина управления операцией извлечения квадрат.ного корня устройства соединена с первьааи входами элементов И третьей ийятой групп,: выходы элементов ИЛИ второй группы элементов-го вычислительного блока (1= 1 - (исоединеныс входами разрядов первого регистра(+1)-го вычислительного блока, выходвторого элемента ИЛИ,-го вычислительного блока соединен с входом первогоразряда третьего регистра (1+1)-говычислительного блока, выходы элементов ИЛИ второй группы и-го вычислительного блока являются третьим информационный выходом устройства, причем в каздом вычислительном блоке третьего и четвертого элементов Исоединены соответственно с входамивторого элемента ИЛИ, выходы элементов И с третьей по седьмую группы.соединены соответственно с входаииэлементов ИЛИ второй группы, (0+1)-йвыход которой соединен с вторым входом четвертого элемента И, второйвход третьего элемента И соединен синверсным выходом первого элементаИСКЛЮЧАЮЩЕЕ. ИЛИ, прямой выход которого соединен с. вторым входом второгоэлемента И, выходы разрядов первогорегистра соединены со сдвигом на одинразряд влево с вторыми входами элементов И третьей группы и со сдви"гом на один разряд вправо - с вторыми входаии элементов И четвертой группы знаковый разряд второго регистра соединен с первым входом первогоэлемента ИСКЛЮЧАЮЩЕЕ ИЛИ, второйвход которого соединен с прямым выходом знакового разряда сумматорамивычитателя и третьими входами элементов И третьей группы, инверсныйвыход знакового разряда сумматора-.вычитателя соединен с вторыми входами элементов И пятой группы, выходы разрядов сумматора-вычитателясоединены со сдвигом на один разрядвлево с третьими входами элемента"ми И пятой группы и со сдвигом наодин разряд вправо - с вторыми вхо"рами элементов И седьмой группы,выход П"го разряда третьего регистра соединен с первым входом второгоэлемента ИСКЛЮЧАЮЩЕЕ ИЛИ, с третьимивходами элементов И пятой группы,с вторыии входами элементов И третьей и вестой групп, выход Ь+11-горазряда третьего регистра соединенс вторым входом второго элементаИСКЛЮЧАЮЩЕЕ ИЛИ, прямой выход которого соединен с третьими входами элементов И седьмой группы, инверсныйвыход второго элемента ИСКЛЮЧАЮЩЕЕЩИ соединен с третьими входами эле-.ментов И четвертой группы, выход третьего элемента ИЛИ соединен с вторымй входаии элементов И второйгруппы.(тельной технике,и мохет быть использовано при построении вычислительныхусгройствдля выполнения операций1089577 4 умножения, деления, извлечения квадратного корня при обработке больших массивов многоразрядных чисел.Известно арифметическое устройство, содержащее П последовательно .сое диненных однотипных блоков, каждый из которых содержит два регистра, формирователь в+1 старших разрядов, два триггера.и элемент И Г 13Однако это устройство предназначе но для обработки массива чисел одновременно, а не массива из пар чисел, и не может выполнять операции деле-ния и извлечения квадратного корня.Наиболее близким к предлагаемому 15 является устройство, содержащее и последовательно соединенных вычислительных блоков, каждюй из которых содержит три регистра, сумматор, блок анализа, триггер, первый коммутатор, 20 второй коммутатор, содержащий первый и второй элементы И-ИЛИ, причем в каждом из последовательно соединенных блоков группа разрядных выходов первого регистра соединена с первой . 25 группой соответствующих разрядных входов сумматора, первый вход первого коммутатора соединен с первой и второй управляющими шинами устройства, второй вход первого коммутатора сое- ЗО динен с третьей управляющей шиной устройства, а третий вход первого коммутатора - с выходом блока анализа, вход которого соединен с выходом знакового разряда сумматора, выход первого коммутатора соединен с К-м разрядным входом второго регистра (где К 1, , и ), 1-е прямые выходы второго регистра К-го блока соединены с 1-и входами второго регистра (К+1)-й ячейки, а (К+1)-й выход второго регистра К-го блока соединен с четвертым входом первого коммутатора (К+1)-го блока, К-й инверсный выход второго регистра К-й ячейки 45соединен с первым входом первого элемента И-ИЛИ второго коммутатора К"го блока, второй вход первого элемен.та И-ИЛИ второго коммутатора соединен с первой и второй управляющими шинами, а третий и четвертый входы - с третьей управляющей шиной и (К+1)-м, прямым выходом второго регистра, соответственно выход первого элемента И-ИЛИ второго коммутатора соединен .- с вторым входом сумматора, выход 1-го разряда сумматора К-го блока соединен . с (1+1)-м разрядным входом первого грегистра (К+1)-го блока, 1-ый разрядный выход .третьего регистра К-го блока соединен с (1-1)-м входом третьего регистра (К+1)-го блокЫ, и в .й разряд третьего регистра соединен с выходом триггера и с первым входом второго элемента И-ИЛИ второго коммутатора, второй и третий входы которого соединены с первой управляющей шиной и второй и третьей управляющими шинами соответственно, а вход тригера соединен с выходом блока анализа.Устройство содержит также о трупп элементов ИЛИ и И, а второй коммутатор каждой нз последовательно соединенных блоков дополнительно содержит (п) элементов И, причем каждая группа элементов ИПИ и И содержит первый и второй элемент И и элемент ИЛИ, причем в каждой группе элементов ИЛИ и Ипервые входц первого и второго злементов И соединены с первой управляющей шиной устройства, вторые входыпервого н второго элементов И соединены с второй и третьей управляющимишинаыи устройства соответственно, выходы первого и второго элементов Исоединены соответственно с первым ивторым выходами элемента ИЛИ, выходэлемента ИЛИ соединен с соответствующим входом второго регистра первогоблока устройства и с четвертым входом первого коммутатора первого блока устройства, причем в каждом второмкоммутаторе каждьй из последовательно соединенных блоков пятый к шестойвходы первого элемента И-ИЛИ соединены с первыми входами (Ь -1) элементов И и с выходом второго элемента И-ИЛИ, четвертый вход второго элемента И-.ИЛИ соединен с выходом первого разряда третьего регистра, вторые входы (й) элементов И соединены с соответствующими инверсными выходами разрядов второго регистра, а выходы (и) элементов И соединеныс вторыми входами соответствующих разрядов сумматора.Результат операции умножения получается с точностью до -го разряда, а операция деления и извлечения квадратного корня выполняются над и-разрядными числами 123,Недостатками устройства являютсяотносительно невысокое быстродействиепри выполнении операций деления и извлечения квадратного корня, а также низкая точность вычисления при выпол.Цель изобретения - повышение быстродействия устройства и точности вычисления, 5Поставленная цель достигается тем, что в арифметическое устройство, содержащее Ь(ь - число разрядов) вычислительных блоков, каждый иэ которых содержит три регистра, суииатор-вычитатель, триггер, первый к второй элементы И, первую и вторую группу элементов И, первый элемент. ИЛИ, первую группу элементов ИЛИ, причем входы разрядов первого, вто рого и третьего регистров первого вычислительного.,блока соединены соответственно с первым, вторым и третькм информацконнъиеи входами устройства, выходы разрядов со знакового по 20 (й)-й третьего регистра 1-го вычислительного,блока (1=1, , Ьсоединены со сдвигои на один разряд вправо с входами разрядов третьего регистра (1+1)-го вычислительного блока, выход первого элемента ИЛИ 1-го вычислительного блока соединен с единичным входом триггера (ф +1)"го вычислительного блока, выходы элеиентов ИЛИ первой группы 1"го вычисли" 30 тельного блока соединейц соответственно с выходами разрядов второго регистра (1+1)-го вычислительного блока, выходы разрядов третьего регистра й-го вычислительного блока являются первым информационным выходом устройства, выходы элементов ИЛИ первой группы п-го вычислительного блока являются вторыи информационнымвыходом устройства, шина управленкя 40 операцией умножения устройства соединена с первым входом первого элемента И каждого вычислительного блока, шина управления операцией деления устройства соединена с первым входом 45 второго элемента И каждого вычислн- . тельного блока, шина управления операцией извлечения квадратного корня соединена с первыми входами элементов И первой группы каждого вычисли.тельного блока, причем в каждом вычислительном блоке единичный выход триггера соединен с управляющим входом сумматора-вычитателя, выходы кнФормационных разрядов первого регистра соединены соответственно с первой, группой информационных входов сумматора-вычитателя, выходы разрядов с первого по П-й второго регистра соединены соответственно с второй группой информационных входов сумматоравычитателя,. с вторыми входами элементов И с второго по Ь-й первой группы элементов И и с первыми входами элементов Ис первого по п -й второй группы элементов И, второй вход первого элемента И первой группы соединен с инверсным выходом знакового разряда сумматора-вычитателя, выход 6-го разряда третьего регистра соединен с вторци входом первого элемента И, выходы первого и второго элементов И соединены соответственно с входами первого элемента ИЛИ, .выходы элементов И первой и второй групп соединены соответственно с входами элементов ИЛИ первой группы, введены элементы ИЛИ, элементы И, а в каждый вычислительный блок введены третий к четвертый элементы И, третья, четвертая, пятая, шестая и седьмая группы элементов И, второй и третий элементы ИЛИ, вторая группа элемен. - тов ИЛИ, первый и второй элементы " ИСК 1 ИОЧАЮЩЕЕ ИЛИ, причем входы элемента ИЛИ соединены соответственно с входами знаковых разрядов первого к второго регистров первого вычислительного блока, а его выход " с первым входом элейента И, второй вход, которого соединен с шиной управления операцией деления устройства, а выход - с информационным входом триггера первого вспомогательного блока, вход начальной установки устройства соединен с. управляющими входами триггера, первого, второго и третьего регистров -го (11-п) вычислительного блока, шина управления операцией умноженияустройства соединена с первыми входаии элементов И четвертой к седьмой группы, с первыми входами третьего элемента ИЛИ и четвертого элемента И, шина управления операцией деления устройства соеди" нека с первыми входами элементов И шестой группы, с вторыи входом третьего элементаИЛИ и с первым входом третьего элеиента И, шина управления операцией извлечения квадратного корня устройства соединена с первыми входаии элементов И третьей и пятой групп, выход элементов ИЛИ второй группы -го вычислительного блока =1 - (йсоединен с входами раз,рядов первого регистра (+1)-го вычис1089577 лительного блока, выход второго элемента ИЛИ 1-го вычислительного блокасоединен с входом первого разрядатретьего регистра (+1)-го вычислительного блока, выходы элементов ИЛИ 5второй группы и-го вычислительногоблока являются третьим информационнымвыходом устройства, причем в каждомвычислительном блоке выходы третьегои четвертого элементов И соединены 10соответственно с входами второго элемента ИЛИ, выходы элементов И е третьей по седьмую группы соединены соответственно с входами элементов ИЛИ,второй группы, (и+1)-й выход которой 15соединен с вторым входом четвертогоэлемента И, второй вход третьего элемента И соединен с четвертым выходомпервого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, прямой выход которого соединен с вторым 20входом второго элемента И, выходы разрядов первого регистра соединены сосдвигом на один разряд влево с вторыми входами И третьей группы и со сдвигом на один разряд вправо - с вторыми 25входами элементов И четвертой группы,знаковый разряд второго регистра соединен с первым входом первого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, второй вход которого соединен с прямым выходом знако-ЗОвого разряда сумматора-вычитателя ис третьими входами элементов И третьей группы, четвертый выход, знаковогоразряда сумматора-вцчитателя соединенс вторыми входами элементов И пятой З 5группы, выходы разрядов сумматоравцчитателя соединены со сдвигом наодин разряд влево с третьими входамиэлементов И пятой группы и со сдвигом на один разряд вправо - с вторыми входами элементов И седьмой груп".пы, выход.й-го разряде третьего регистра соединен с первым входом второго элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, с треть"ими входами элементов И пятой группы 45с вторыми входами элементов И третьей и шестой групп, выход 9+1)-го разряда третьего регистра соединен свторым входом второго элемента ИСКДО ЧАЮЩЕЕ ИМИ, прямой выход которогосоединен с третьими входами элемен" тов И седьмой группы, инверсный выход второго элемента ИСКЛЮЧАЮЩЕЕ ИЛИ сое. дийен с третьими входами элементов И четвертой группы, выход третьего элемента ИЛИ соединен с вторыми входами .элементов И второй группы,На чертеже дана структурная схема арифметического устройства.Арифметическое устройство содераит .элемент ИЛИ 1, элемент И 2 и п вычислительных блоков 3, каадый вычислительный блок 3 содержит первый 4, второй 5, третий 6 регистры, сумматорвычитатель 7, триггер 8, первый 9 и второй 10 элементы И, первая 11 и вторая 12 группы элементов И, пер- вый 13 элемент ИЛИ, первая группа 14 элементов ИЛИ, третий 15 и четвертый 16 элементы И, третья 17; четвертая 18, пятая 19, шестая 20 и седьмая 21 группы элементов И, второй 22 и третий 23 элементы ИЛИ, вторая группа:24 элементов ИЛИ, первый 25 и второй 26 элементы ИСКЛЮЧАЮЩЕЕ ИЛИ; ши"ны 27, 28 и 29 управления операциями соответственно умноаения,.деления и извлечения квадратного корця устройства.Устройство работает следуацим образомУмножение производится с младших разрядов мноаителя со сдвигом частно" го произведения вправо при неподвижном множимом. Частное произведение в зависимости от значения а и и+1разряда множителя получается или путем сложения содержимого первого регистра 4 с содержимым второго регист.- ра 5 (п=О; (и+1) 1), или путем вычитания содержимого второго регистра 5 иэ содержимого первого регистра 4 (Ь=1; ь +1 О), илив качестве частного произведения .берется содераимое первого регистра 4 (п и+1).Деление сводится к выполнению последовательности вычитаний (знак делителя равен знаку ( 1-1)-го частного остатка) или суммирований (знак дели" теля не равен знаку (1-1)-го частного остатка) делителя сначала с делимым, а затем с образовавшимся в процессе ,деления частных остатков и сдвигу частных остатков на один разряд влево.После каждого вычитания или суммирования определяется значение 1-го разрядного частного: -1 (знак делителяравен знаку 1-го частного остатка)или 0 (знак делителя не равен знаку 1"го частного остатка). Извлечение квадратного корня своф дится к выполнению последовательности . вычитаний чисел, полученньм в процессе вычисления сначала из подкорен,ного выражения, а затем иэ частныхподкоренных выражений, за которыеберутся или результат вычитания (результат вычитания положительный) илипредыдущее подкоренное выражение (результат вычитания отрицательный), 5сдвинутое на один разряд влево. Первое число, которое вычитается, равно 0,01. Знак результата этого вычитания определяет старший разряд результата извлечения квадратного корня (результат положительный - старший разряд В 1=1, отрицательныйВ.1=0), остальные разряды (В Вп) определяются аналогично, Последующие числа вычитания получаются 15 путем записи кода 01 в два разряда после разрядов результата извлечения корня.В исходном состоянии все информационные и управляющие входы находятся в нуле.При операции умножения на шину 27 управления операцией умножения подается единичный сигнал, а на шины 28 и 29 управления операциями 25 деления и извлечения квадратного, корня - нулевой. Работа устройства начинается по приходу тактовых импульсов на вход запуска устройства. По первому тактовому импульсу в 30 триггер 8 н первый регистр 4 первого вычислительного блока 3 записывается нуль, а во второй 5 и третий 6 регистры - соответственно множимое и множитель, Информация на выходе триггера 8 первого вычитательного блока 3 задает сумматору-вычитателю 7 этого же вычитательного блока 3- операцию вычитания (нуль на выходе триггера 8). Значение и -го разряда множителя, проходя через элемент И 1 О и элемейт ИЛИ 20, поступает на информационный вход триггера 8 второго вычислительного блока 3. Значение Н-го и Ь+1)-го разрядов множителя поступают на второй элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 26 и в случае, если в п-м и 9+1)-м разрядах записана одна и та же информация, то на прямом выходе . этого элемента будет нулевой сигнал, 0 а на инверсном " единичный сигнал, а в случае, когда в п-м и 9+1)-м разрядах записана информация, наоборот. При единичном сигнале на прямом выходе второго элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 26 разрешается прохождение инфориации с выходов сумматора-вычитателя 7, сдвинутой на один разряд вправо, через седьмую группу 21 элемен" тов И и вторую групцу 24 элементов ИЛИ на информационный вход первого регистра 4 второго вычислитель" ного блока 3, а в случае единичного сигнала на инверсном выходе второго элемента ИС 1 СПЮЧАЮЩЕЕ ИЛИ 26 разрешается прохождение информации с выходов первого регистра 4, сдвинутой вправо на один разряд, через четвертую группу элементов И и вторую группу 24 элементов ИЛИ на информационный вход первого регистра 4 второго вычитательного блока 3. Информация (й+1)-го разряда с выхода второй группы 24 элементов ИЛИ проходя через четвертый элемент И 16 н второй элемент ИЛИ 22 поступает на первый разряд информационного входа .третьего регистра 6 второго. вычислительного блока 3, а на остальные входы этого регистра поступает информация с третьего регистра 6 первого вычислительного блока 3, сдвинутая вправо на один разряд. Иножимое с выходов второго регистра 5 первого вычислительного блока, проходя через вторую группу 12 элементов И, первую группу 14 элементов ИЛИ, поступает на вход второго регистра 5 второго вычислительного блока 3. По второму тактовому импульсу информация с выходов первого вычислительного блока 3 поступает в триггер 8, в пер" вый 4, второй 5 и третий 6 регистры второго вычислительного блока 3. Одновременно в первый вычислительный блок 3 записывается новая информация для выполнения операции умножения. В каждом вычислительном блоке 3 выполняется одна итерация алгоритма умножения, Результат умножения с удвоенной точностью получается на выходах второй группы 24 элементов ИЛИ, второго элемента ИЛИ 22 и третьего регистра 6 с и -го вычислительного блока 3 после прохождения данных через все вычислительные блоки 3, т.е. после И-го тактового импульса.При операции деления на вину 28 управления операцией деления подается единичный сигнал, а на шины 27 и 29 управления операциями умножения и извлечения квадратного корня - нулевой. Делимое с первого информационного входа устройства поступает на входы первого регистра 4 (старшие разряды полуслова) и с третьего ин1089577 12 11формационного входа устройства на входы третьего регистра 6 (младшие разряды полуслова, причем в знаковый разряд записывается младший разряд этого полуслова) первого вычислитель ного блока 3. Делитель с второго информационного входа устройства поступает на информационный вход второго регистра 5 первого вычислительного блока 3. Знаковые разряды делимого и делителя поступают на элемент ИЛИ 1 и через элемент И 2 на инФормационный вход триггера 8 первого вычислительного блока 3. Запись ин.Формации в триггер 8 и регистры 4 - 6 15 вычислительных блоков 3 происходит по первому тактовому импульсу. Знак ре.зультата, полученный на сумматоре-вычитателе 7,первого вычислительного блока 5, после выполнения операции20 суммирования (единица на выходе триггера 8) или вычитания (нуль на выходе триггера 8) поступает.на первый элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 25. В случае его равенства со знаком делителя на 5 прямом выходе этого элемента будет нулевой сигнал, а в случае неравенства - единичный. Информация с прямого выхода элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 25,. проходя через второй элемент И 10 и ЗО первый элемент ИЛИ 13, поступает на информационный вход триггера 8 вто" рого вычислительного блока 3, а ин-" Формация с инверсного выхода этого элемента, проходя через третий элемент И 15 и второй элемент ИЛИ 22, поступает на вход тактового разряда третьего регистра б вычислительного/блока 3, На остальные входы этого регистра поступает информация с треть его регистра 6 первого, вычислительного блока 3, сдвинутая вправо на один разряд, Информация из сумматора-вычитателя 7 первого вычислительного бло" ка 3, сдвинутая влево на один разряд,5 проходя через шестую группу элементов И и вторую группу 24 элементов ИЛИ, поступает на вход первого регистра 4 второго вычислительного блока 3Делитель с выхода второго регистра 5 первого вычислительного блока 3, проходя через вторую группу 12 элементов И и первую группу 14 элементов ИЛИ, поступает на вход второго регистра 5 второго вычислитель" ного блока 3, По второму тактовому импульсу информация свыходов первого вычислительного блока 3 поступает в триггер 8, в первый 4, второй 5 и третий 6 регистры второго вычислительного .блока 3. Одновременно в первый вычислительный блок 3 поступает новая информация для выполнения операции деления, В каждом вычислительном бло" ке выполняется одна итерация алго" ритма деления. Результат деления снимаетсяс выходов второго злемен" та ИЛИ 22 и третьего регистра 6 в -го вычислительного блока 3 после прохождения данных через все вычислительные .блоки 3, т.е, после 1-го тактового импульса. Причем информация на выходе второго 22 элемента ИЛИ является младшим разрядом результата.При извлечении квадратного корня на шину 29 управления операцией извлечения квадратного корня. подается единичный сигнал, а на шины 27 и 28 управления операциями умножения и деления - нулевой, Подкоренное число с первого информационного входа устройства поступает на входы первого регистра 4,(старшие разряды полуслова) и с третьего информационного входа устройства на входы третьего регистра 6 (младшие разряды полуслова) первого вычислительного блока .3. С второго информационного входа устройства на входы регистра 5 первого вычислительного блока поступают нули, кроме второго разряда, на вход которого поступает единица. По переднему Фронту первого тактового импульса происходит запись информации в триггер 8 и регистры 4 - 6 вычислительных блоков 3. На сумматоре-вычислителе 7 вычислительных блоков 3 про" исходит вычитание (нуль на выходе триггера 8) содержимого второго регистра 5 из содержимого первого ре" гистра 4. В случае положительного результата вычитания в первом вычислительном блоке 3 этот результат, содержащийся влево на один разряд, проходя через пятую группу 19 злемен" тов И и вторую группу 24 элемен;тов ИЛИ, поступает на вход первого регистра 4 второго вычислительного блока 3, а в случае отриЦательного результата на вход первого регистра .поступает информация с выходов первого регистра 4 первого вычислительного блока 3, проходящая через третью груп пу 17 элементов И и первую группу 14 элементов ИЛИ, сдвинутая влево на один разряд. Информация на входы второго регистра 5 второго вычислитель" ного блока поступает через первую группу 11 элементов И и первую группу 14 элементов ИЛИ. Старшие разряды, этой информации (от 1-го до (1-1)-го 5 разряда) для 1-го вычислительного блока соответствуют информации на этих же разрядах регистра 5-го вычислительного блока 3, а младшие (от (1+1)-го до п-го) - информации младших разрядов этого же регистра, сдвинутой вправо на один разряд, т.е, информация на 1-м разряде регистра 5 1-го вычислительного блока 3 соответствует информации на выходе (1+1)-го разряда регистра 5 (1+.1)-го вычислительного блока 3. Информация на выходе -го разряда регистра 5 второго вычислительного блока 3 соответствует инверсному значению знака результата 20 вычитания в первом вычислительном блоке 3.По переднему фронту второго тактового импульса информация с выходов первого вычислительного блока 3 переписывается в триггер 8 и регистры 4- б второго вычислительного блока 3. Одновременно в первый вычислительный блок 3 записывается новая информациядля выполнения операции извлечения 30 квадратного корня. В каждом вычисли" тельном блоке 3 выполняется одна итерация алгоритма извлечения квадратного корня, Результат извлечения квадратного корня получают на, выходе первой группы 14 элементов ИЛИ и-го решающего блока 3 после прохождения через все вычислительные блоки 3, т.е. после и-го тактового импульса.Предлагаемое ариФметическое устройство работает по конвейерному принципу. Его быстродействие при обработке массивов чисел определяется време- нем выполнения одной итерации в вычислительном блоке 345Т см+2 фп+ЕиАгде фсм вре 4 я слежения на сумматоре вычитателе 7; Ея " время задержки информацииэлементом И;Еда - время задержки информацииэлементом ИЛИ.Быстродействие прототипа при вычислении операций деления и извлечения квадратного корня., которые выполняются за два полутакта, определяется по формулеТ 1 "2 (фиАи+ЕИ+%и+ ЕАО+ Ет+ Ес) ф где Е- время сложения на сумматоре;ЕАп - время анализа знака сумматора в блоке анализа переполнения;Ет - время срабатывания триггера переполнения;Ес - время, затраченное на сдвигинформации в первом регистре.По сравнению с прототипом при выполнении операции деления и извлечения квадратного корня быстродействие предлагаемого арифметического устройства выше .вТ . 2(Е, + +Е +Е +Е +Еили и см Ап т сюерйЮВ ЭфСм +2 Еп+2 или При построении арифметического устройства на микросхемах серии 155 и разрядности регистров и сумматоров 16 Еп Еи Фили =20 нс. Тогда Т 150 нс, Т 1380 нс, при этом увеличивается быстродействие в Т 380=2,5Т 150раза.Операция умножения в предлагаемом арифметическом устройстве выпол" няется с удвоенной точностью, т.е. результат получается 2 п-разрядный. При выполнении операции деления производится деление 2 ь-разрядного делимого на и-разрядный делитель, а при выполнении операции извлечения квадратного корня он извлекается из 2 п-разрядного числа. Таким образом, точность выполнения рассматриваемых операций по сравнению с прототипом значительно выше.Рректор А.Зимокосов ППП "Патен Проектная,.Ужгород 2934/45 . Тираж 699Подписное ВНИИПИ Государственного комитета СССР по делам изобретений и открытий 11 ЗО 35, Иосква, 3-35, Рауюская наб., д. 4/5