Вычислительное устройство

(51) 4 С 06 Р 7/54 ВСЕСО%3% Н1 ТЕНИЯ ОПИС О ТВОк областижет быть 58/24-24 7.861,87. Бюл.цкий полите 44нический инванных гомерной изобреласса рености выСбработки ин ения являет мации, Цел расширение аниськоко шаемыхчислени+В)( задач за счет возмо ыражения У = (Аельство СССР7/50, 1978,ьство СССР7/544, 1983 я в Р ост 1размернрезульт тов иержит Я ГЯСУДАРСТВЕННЫЙ КОМИТЕТ СССРПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИИ А ВТОРСКОМУ СВИДЕТЕЛЬСТВ(54) ВЫЧИСЛИТЕЛЬНОЕ УСТРОЙ (57) Изобретение относится вычислительной техники и моиспользовано в специализир вычислителях в системах мн1355974 нф 1 Редакт Рыбче Вчук сное ВНИИ КЯЯ Про одств Ужгор ияти роектна Заказ 5794/4 Ссставител Техред А. Кр Тираж б 7 Государстненног елам изобретений осква, Ж-З 5, Рау-полиграфическое пр ПОомитета СССРоткрытий ректор Г.Решетник135 вычислительных блоков, каждь:й -й вычислительный блок содержит сумматоры коэффициентов делимого и делителя, первый сумматор частного, регистры сумм делимого, делителя, частного, регистры переносов делимого, делителя, частного, сумматоры делимого, делителя, второй, третий и четвертый сумматоры частного, дешифраторы делимого, делителя, частного, узлы формирования делимого, делителя, частного, регистры промежуточных результатов делимого, делителя, коммутаторы первого коэффициента делимо 5974 го, второго коэффициента делимого первого коэффициента делителя, второго коэффициента делителя, первый и второй, коммутаторы частного, регистр делимого, регистр делителя, регистры первого коэффициента делимого, второго коэффициента делимого, первого коэффициента делителя, второго коэффициента делителя. Кроме того, устройство содержит распределитель импульсов 35,три регистра начальных условий Зб, 37, 38, вход 39 запуска, выходы 40,1.40.И. 4 ил, 1Изобретение относится к вычислительной технике и может быть применено в специализированных вычислителях.Целью изобретения является расширение класса решаемых задач за счетвозможности вычисления выражения У; =- (А.У, + В.,)/(С,У + Э.) (11, , М; И - размерность массивоваргументов и результатов), 10На фиг.1 представлена структурнаясхема устройства; на.фиг,2 - Функциональная схема вычислительного блока;на фиг.3- функциональная схема узлаФормирования делимого (делителя); нафиг.4 - функциональная схема узлаформирования частного,Устройство содержит И вычислительных блоков, ка дый -й вычислительный блок (1 = 1,И) содержит сумматоры 20коэффициентов делимого 1,х и делителя 2.1, первый сумматор частного 3.1,регистры сумм делимого 4., делителя5 частного 6., регистры переносов делимого 7 делителя 8., част., .25ного 9.д, сумматоры делимого 10делителя 11 второй, третий, четвертый сумматоры частного 12.1, 13,1и 14., дешифраторы делимого 15.д,делителя 16., частного 17., узлы .ЗОформирования делимого 18,д, делителя19., частного 20., регистры промежуточных результатов делимого 21,1,делителя 22., коммутаторы первогокоэффициента делимого 23, второгокоэффициента делимого 24 первогокоэффициента делителя 25 второгоА А+ В. С,1 (1)1 -11 ф А В + В. П 1(2)Ър (1)ф С . В.,+ 1 2коэффициента делителя 26., первый и второй коммутаторы частного 27.д, 28., регистр делимого 29.д, регистр делителя 30.ь, регистры первого коэффициента делимого 31,х, второго коэффициента делимого 32., первого коэффициента делителя 33.1, второго коэффициента делителя 34.д, распределитель 35 импульсов, три регистра 36, 37 и 38 начальных условий, тактовый вход 39 устройства, выходы 40.1-40.И,Узел Формирования делимого (делителя) содержит регистр 41, накапливающий сумматор 42, сдвиговый регистр 43, коммутатор 44, первый 45 второй 46 и третий 47 элементы ИЛИ.Узел формирования частного содержит накапливающий сумматор 48, сдвиговый регистр 49, коммутатор 50,Устройство Функционирует следующим образом.Алгоритм работы устройства основан на том, что вычисление по формуле А у , + В;У ИСУ +О."(В исходном состоянии в соответствии с выражениями (6)-(12) в регистре 36 начальных условий записаныА , С ВР , в регистре 37 - У,регистре 38 - единица. В регистрахкоэффициентов 3 1., 32, 33., 34.гзаписаны соответственно А , В., С .,10 р в регистрах промежуточных результатов 2 1.)., 22, в регистре 29.д,в регистрах 4 1 узлов формированияделимого и делителя 18.г, 19. записаны нули, а в регистрах 43 и 49 уз 15 лов формирования - единица в младшемразряде.Процесс вычисления У., . = 1,Мосуществляется в три этапа: на первомэтапе - параллельно по алгоритмам20 (6) и (7), на втором - параллельнопо алгоритмам (8) и (9), на третьемпараллельно по алгоритмам (10), (11),(12),На первом этапе параллельно вычис ( -ляются коэффициенты А. и С, навтором - В . и Р , на третьем -(У, Первый и второй этапы осуществляются за 21(.+циклов каждый, атретий - за 4 к +циклов.В каждом гп-м цикле и= 1,2( вычислений первого (второго) этапа всоответствии с управляющим сигналомс входа 39 устройства происходитсдвиг регистра 36 начальных условий, 35 На коммутаторы 23,р 24 р., 25.р26.р., р=(3-1) 1 с+д, поступают цифрыт(.-1) - .х разрядов А ., С ."- 1При этом х = . х -2, где1:х ГА,В,С,Л,А,Б,С,Р,Е,К; х е (1,0,а1,2; У - -, у 2, у е 1,0,1. соответственно, которые управляют выдачей в младшие разряды сумматоров 1.р, 2.р содержимого регистров 31,р, 32,р, 33.р, 34.р, р = -1) )с+)., таким образом, что в соответствии с 45 алгоритмами (6) и (7), (8) и (9) насумматоры 1.р, 2.р, р = (3-1)1 с+, выдается дополнительный код, если т(-1) -я ц Фра А .), С(В 50р 1, ) равна 1, прямой код, если цифра равна 1, удвоенный код, если цифра равна 2, и код не выдается, еслисоответствующая цифра равна О. Одноврмнно сумматоры 10.Р, 11.Р, Р(3-1)1+1, 3 = 1,1, осуществляют суммирование содержимого четырех старших разрядов регистров сумм 4.р, 5.ри регистров переносов 7.р, Я.р, р(3-1)К+, соответственно, Дешифраторы 15.р, 16.р анализируют три старших разряда полученных сумм и формируют цифры (ш("1 -х разрядов5 А, , С; (В . , Ь,) ), которые аналогичным образом управляют выдачей )кода с регистров коэффициентов 31.р+1, 32.р+1, 33,р+1, 34,р+1 на)О сумматоры 1.р+1, 2.р+1. Кроме того, дешифраторы 15.р и 16,р выдают коды полученных цифр соответственно в узлы формирования делимого и делителя 18.р, 19.р, которые формируют результат в системе счисления )О; 1)Сдвиг регистра 43 этих узлов происходит по управляющему сигналу с выхода распределителя 35 импульсов. На сумматоры 1.р и 2.р, р = (3-1)1 с+, поступают в соответствии с (6) и (7) сле 20 дующие величины: коды содержимого регистров 4,р, 5.Р, 7.Р, 8.Р Р(3-1)1+, удвоенные цифры тпх-) - (.) - ( 25х (-1-го разряда А, , С, (В,- (Э, ) (выдаются в дна старших разрядасумматоров 1,р и. 2.р соответственно),.После окончания переходного процессасформированные на выходах сумматоров 301,р и 2.р коды принимаются в видепоразрядных сумм и переносов в регистры сумм 4.р, 5.р и переносов 7.р,8.р,По окончании первого этапа, т,е.после выполнения 2 к+ о циклов, н соответствии с управляющим сигналом свыхода распределителя 35 импульсовпроисходит сброс регистров 4 5.,7., 8, и прием А;, С, в регистрыпромежуточных результатов 21, и22., с выходов узлов формированияделимого и делителя 18 191,М.Сброс регистра 41 узлов формирования 18, и 19. происходит в соответствии с управляющим сигналом с первого выхода распределителя 35 импульсов, т,е. н начале первого цикла второго этапа, 50По окончании второго этапа, т,е.после выполнения 41+ 2 с)+ 1 циклов сначала работы устройства, в соответствии с управляющим сигналом с выходараспределителя 35 импульсов происходит прием я регистры 31 и 33. свыходов регистров 21, и 22. коэффициентов Л Свычисленных на первом этапе, а регистры 32 и 34. с 4 бвыходов узлов формирования 18. и 19. принимают коэффициенты В;, Ь, вычисленные на втором этапе. Сброс регистров 41 узлов 18. и,19, происходит в соотнетствии с управляющим сигналом (21+1)-го выхода распределителя 35 импульсон, т.е. в начале третьего этапаВ ш-м цикле вычислений третьего этапа происходит сдвиг регистров 37 и 38 начальных условий, и навыходы коммутаторов 23,р, 25.р поступает циФра )ш-1 -го разряда У ) ), а на коммутаторы 24.р и 26.р - цифра 1 с выхода регистра 38, которые управ" ляют выдачей в младшие разряды сумма" торов 1.р и 2.р содержимого регистров 31.р, 32.р и 33.р, 34.р в соответ" ствии с алгоритмами (10) и (11), Одновременно с этим на сумматоры 10.р и 11.р поступает содержимое регистров 4.р, 5.р и 7,р, 8.Р, соответственно р = (3-1)1 с+:1. Полученные коды5 ьН , (. ) и Н . поступают- -)-м--)-соответственно на дешифраторы 15.р и 1 б,р, которые формируют цифры(выдаются н два старших разряда)Пос" ле окончания переходного процесса сформированные на выходах сумматоров 1.р и 2,р коды принимаются в виде поразрядных сумм и переносов в регистры 4.р, 5.р, 7.р, 8,р, р= (3-1)к+Кроме того, цифры 1 . ( ) и)г,(;,)поступают в узлы формирования 18,р и 19.р соответственно, которые Формируют коды Е (,, )- (и К ) По управляющему сиг налу с выхоца распределителя 35 импульсов происходит сдвиг регистра 43 и прием в регистр 41 узлов формирования 18.р и 19.р вычисленных н предыдущем такте Е(,ИКЮ-(.) 2-(-)-г7В начале,(ш+1) -го цикла по управляющему сигналу с выхода распределителя 35 импульсов содержимое регистра 4 1 узла формирования делителя 19.р поступает в регистр ЗО.Р, регистр 29,р передает цифру 1; ,1 1 в два старших разряда сумматора З.Р а о с )управляет выдачей через коммутатор 27.р на сумматор 1 О З.р содержимого сумматора 48 13559 74Формула-го вычислительного блока соединенс выходом регистра суммы делимогоэтого блока, выход узла формированияделимого 1-го вычислительного блокасоединен с информационным входом регистра промежуточного результата этого блока, первый выход дешифратораделимого 1-го вычислительного блокасоединен с входом третьего слагаемогосумматора коэффициента делимого этого блока, вход запуска устройства соединен с входом сдвига первого регистра начальных условий и входом запуска распределителя импульсов,(2)-1) -й и 2)-й выходы которого соединены соответственно с синхронизирующими входами регистров сумм делимого и первыми входами сдвига узловформирования делимого (1,1 с+),1 сЬ)+) -го вычислительных блоков,1)(у 1,ь,1) узла формирования частного 20, р, р: (1) 1 с+того, на сумматор З.р с выходов ре" гистров сумм б.р и переносов 9.р пос тупает удвоенный код Н;,1Одновременно по управляющему сигналу с выхода распределителя 35 импульсов содержимое регистров б.р и 9.р поступает на вход сумматора 12.р, который передает полученный код на сумматоры 13.р и 14.р. На эти сумматоры также поступает содержимое регистра ЗО.Р (Н , , сумматор 13.ре(- 1- а сумматор 14.р - Н,.2 Первые разряды полученных суммпоступают,на вход дешифратора 17.р,который Формирует цифруУ,з В" +)-1-2Полученная цифра управляет выдачейна сумматор З.р кода Н,Ц)1 в- Ц-из регистра 41 узла формирования делителя 19.р, р = (З)1 с+1, поступающего также в узел формирования частного 20.р, который формирует кодЦ 1в двоичной системе счи 1 ф-Ф 1-11-2 45сления. 8изобретения Вычислительное устройство, содержащее первый регистр начальных значений, распределитель импульсов и И вычислительных блоков (И - размерность массивов аргументов и результата), каждый из которых содержит сумматор коэффициентов делимого, регистр суммы делимого, коммутатор первого коэффициента делимого, регистр первого коэффициента делимого, дешифратОр делимого, узел формирования делимого и регистр промежуточного результата делимого, причем выход регистра первого коэффициента делимого -го вычислительного блока (1 = 1,М) соединен с первым информационным входом коммутатора первого коэффициента делимого этого блока, выход коммутатора первого коэффициьента делимого -го вычислительного блока соединен с входом первого слагаемого сумматора коэффициента делимого этого блока, вход второго слагаемого сумматора коэффициента делимого(1-1) 1 с+д. 55 Поеле окончания переходного процесса сформированный на выходе сумматора З.р код принимается в виде поразрядных сумм и переносов в регистры б.р и 9.р. 1 с = М, 1-1, ,1 с), (21 с+21-1) -й и(21+2-й выходы распределителя импульсов соединены соответственно с входами стробирования выборки регистров сумм делимого и вторыми входами сдвига узлов формирования делимого(.)-1) 1 с+1, (-1)1 с+2, , 11 с-говычислительных блоков, первый и (21 с+1) -й выходы распределителя импульсов соединены соответственно с10 гистров суммы и переносов делимого этого блока выходы регистров суммы и переноса делимого -го вычислительного блока соединены соответственно с входами первого и второго слагае-. мых сумматора делимого этого блока, выход сумматора делимого 1-го вычислительного блока соединен с входом дешифратора делимого этого блока, выходы с первого по третий дешифратора делимого 1-го вычислительного блока соединены с информационными входами узла формирования делимого этого блока, выходы узла формирования делимого и регистра промежуточных результа.тов делимого -го вычислительного блока соединены соответственно с информационными входами второго и первого регистров коэффициентов делимого этого блока, инверсные выходы и выходы со сдвигом на один разряд в сторону старших разря;. дов первого и второго регистров коэффициентов делимого вычислительного блока соединены с вторым и третьим информационными входами коммутаторов соответственно первого и второго коэффициентов делимого этого блока, прямые выходы регистров первого и второго коэффициентов делителя 1-го вычислительного блока соединены с первыми информационными входами комЧ мутаторов соответственно первого и второго коэффициентов делителя этого блока, выходы коммутаторов первого и второго коэффициентов делителя -го вычислительного блока соединены с входами первого и второго слагаемых сумматора коэффициентов делителя, входы третьего и четвертого слагаемых сумматора коэффициентов делителя 1.-го вычислительного блока соединены с выходами соответственнорегистров сумм и переносов депителя этого блока, первый и второй выходы сумматора коэффициентов делителя 1-го вычислительного блока соединены с информа. - ционными входами состветственно регистра суммы и переносов делителя этого блока, выходы которых соединены с входами первого и второго слагаемых сумматора делителя этого блока, выход сумматора делителя -го вычислительного блока соединен с входами дешифратора делителя этого блока, выходы с первого по третий и четвертый выход дешифратора целителя 1-го вычислительного блока соединены соответственно с информационными входами 9 1355974 первым и вторым входами сброса узлов формирования делимого вычислительных блоков с первого по М-й, (чу+1)-й выход распределителя импульсов соединен с синхронизирующими входами регистра промежуточных результатов делимого вычислительных блоков с первого по Ы-й, (41+2) -й выход распределителя импульсов соединен с синхронизирующими входами регистров первого 10 коэффициента делимого и регистров сумм делимого вычислительных блоков с первого по И-й, о т л и ч а ю щ ее с я тем, что, с целью расширения класса решаемых задач за счет обес печения возможности вычисления выражения У, = (А,У, + В;) /(С, У, + Э;), в него введены второй и третий регйстры начальных значений, а в каждый вычислительный блок введены сум О матор коэффициента делителя, регистр переноса делимого, регистр второго коэффициента делимого, коммутатор второго коэффициента делимого, сумматор делимого, регистр первого коэф фициента делителя,. коммутатор первого коэффициента делителя, регистр второго коэффициента делителя, коммутатор второго коэффициента делителя, регистр суммы делителя, регистр пе- ЗО реноса делителя, сумматор делителя, дешифратор делителя, узел формирования делителя, регистр промежуточного результата делителя, регистр делителя р первый коммутатор частного у второй кОммутатор частного, первый сумматор частного, регистр суммы частного, регистр переноса частного, второй сумматор частного, третий сумматор частного, четвертый сумматоР 40 частного, дешифратор частного и узел формирования частного, причем выход регистра второго коэффициента делимогох-го вычислительного блока соединен спервым информационным входом коммутатора второго коэффициента делимого этого блока, выход коммутатора второго коэффициента делимого -го вычислительного блока соединен с входом четвертого слагаемого сумматора коэффи.циентов делимого этого блока, вход пятого слагаемого сумматора коэффициентов делимого -го вычислительного блока. соединен с выхсдом регистра переносов делимого этого блока, первый и второй выходы сумматора коэффициентов делимого -го вычислительного блока соединены с информационными входами соответственно ре-,11 1355974 узла формирования делителя и входом су пятого слагаемого сумматора коэффи- н циентов делителя этого блока, выход с узла формирования дечителя 1.-го вы- ча числительного блока соединен с инфор- вь5 мационными входами регистра промежуточного результата делителя этого с блока, выходы регистра промежуточно- ст го результата делителя и узла форми- ча рования делителя д-го вычислительно су го блока соединены с информационными ли входами регистров соответственно со первого и второго коэффициентов де- га лителя этого блока, инверсные выходы эт и выходы со сдвигом на один разряд 15 вт в сторону старших разрядов первого ис второго регистров коэффициентов дели- ст теля -го вычислительного блока сое- то динены с вторым и третьим информаци-тр онными входами коммутаторов соответ но ственно первого и второго коэффици- ди ентов делителя этого блока, выходы го с первого по третий дешифратора дели- ча мого т-го вычислительного блока (ш=25 о - 1,И, ш 1 1, К) = 1,К) соединены с первыми управляющими входами коммутаторов первых коэффициентов соответственно делимого и делителя (ш+1)-го вычислительного блока, выходы с первого по третий дешифратора делителя ш-го вычислительного блока соединены с первыж управляющими входами коммутаторов вторых коэффициентов делимого и делителя (ш+1)-го вычисли 35 тельного блока, четвертый и пятый выходы дешифратора делимого д-го вычислительного блока соединены с инФормационными входами регистра делимого этого блока, выходы с первого по третий дешифратора делителя -го вычислительного блока соединены с управляющим входом первого коммутатора частного этого блока, выход узла формирования делителя х ГО Вычис 45 лительного блока соединен с информационным входом регистра делителя и первым информационным входом второго коммутатора частного этого блока, выход регистра делимого х-го вычислительного блока соединен с входом первого слагаемого первого сумматора частного этого блока, .входы второго и третьего слагаемых первого сумматора частного 1.-го вычислительного блока соединены с выходами соответственно первого и второго коммутаторов частного этого блока, входы четвертого и пятого слагаемых первого 2мматора частного д-го вычислителього блока соединены соответственновыходами регистра суммы и переноса стного этого блока, первый и второй ходы первого сумматора частного го вычислительного блока соединены информационными входами соответвенно регистра суммы и переноса стного этого блока, выходы регистра .ммы и переноса частного -го вычистельного блока соединены с входами ответственно первого и второго слаемых второго сумматора частного ого блока, первый и второй выходы орого сумматора частного соединены входами первых слагаемых соответвенно третьего и четвертого суммаров частного этого блока, выходы етьего и четвертого сумматоров частго -го вычислительного блока соенены с входами дешифратора частноэтого блока, выход дешифраторастного д-,го вычислительного кода соединен с информационным входом узла формирования частного и управляющим входом узлаформирования коммутатора частного, выход узла формирования частного д-го вычислительного блока соединен с первым информационным входом первого коммутатора частного этого блока, выход регистра делителя соединен с входами вторых слагаемых третьего и четвертого сумматоров частного, выход дешифратора частного К-го вычислительного блока (К = К, 2 К, , К(К)Ц соединен с вторыми управляющими входами коммутаторов первого коэффициента делимого и делителя вычислительных блоков с (д+1)-го по (.+К)-й, первый выход первого регистра начальных условий соединен с первыми управляющими входами коммутаторов первых коэффициентов делимого и делителя 1-х вычислительных блоков (1 = 1, К+1, ,К(К + + 1) + 1), второй выход первого регистра начальных условий соединен с первыми управляющими входами коммутаторов вторых коэффициентов делимого и делителя 1-х вычислительных блоков, выход второго регистра начальных условий соединен с вторыми управляющими входами коммутаторов первых коэффициентов делимого и делителя вычислительных блоков с первого по К-й, вы" ход третьего регистра начальных условий соединен с вторыми управляющими входами коммутаторов вторых коэффициентов делимого и делителя с первого13 135597 по И-й, (23-1) -й выход распределителя импульсов соединен с синхронизирющими входами регистров переносов делимого, регистров переносов делителя и регистров суммы делителя 5 (33+1 с, (1 с) 1+1) -х вычислительных блоков, 23 -й выход распределителя импульсов соединен с синхронизирующим входом (3, 3+1 с, Ь) 1 с+3) -го узлов формирования делителя (3 = 1,1 с)10 (21+3) -й выход распределителя импульсов соединен с входами стробирования выборки регистров сумм делителя, регйстров переносов делимого и регистров переносов делителя (1-1) 1+1, 15 (3-1) 1 с+2., 3,1 с-х вычислительных блоков, (ЗА+3)-й выход распределителя импульсов соединен с первыми входами сдвига узлов формирования делителя 1(3 - 1) 1+1, (3-1) 1 с+2,3 1 с 1-х 20 вычислительных блоков, (41+3+2) -й выход распределителя импульсов соединен с синхрониэирующими входами регистров сумм и переносов частного и регистров делимого и делителя (1 - 1)х 25 х 1 с+ 1,(3-1)1 с+2, , 1,1 с- х вычислительных блоков, (51+3 + 2)-й выход распределителя импульсов соединен с вторым входом сдвига узлов формирования частного, (4 Е+1) -й выход распределителя импульсов соединен с входами сброса регистров сумм и переносов делителя и регистров переноса делимого и синхронизирующим входом регистра промежуточных результатов делите ля вычислительных блоков с первого по И-й, (41+2) -й выход распределителя импульсов соединен с синхронизирующими входами первого и второго коэффициентов делителя, регистров вто рого коэффициента делимого, регистров сумм и переносов делителя, регистров переносов делимого вычислительных блоков с первого по М-й, (бЕ+3) -й выход распределителя импульсов сое динен с управляющими входами коммутаторов первого и второго коэффициентов делимого и делителя, первого и второго коммутаторов частного вычислительных блоков с первого по И-й 4 14и входом сдвига второго регистра начальных условий, (бЕ+4)-й выход распределителя импульсов соединен с инФормационными входами коммутаторовпервого и второго коэффициентов делимого и делителя вычислительныхблоков с первого по Б-й, выход дешифратора частного является 1-м выходомустройства, причем каждый узел формирования частного содержит накапливающий сумматор, коммутатор и регистрсдвига, причем вход сдвига узла формирования частного соединен с входомсдвига регистра сдвига, выход которого соединен с управляющим входомкоммутатора информационные входыкоторого соединены с информационнымивходами узла, выход коммутатора соединен с информационным входом накапливающего сумматора, выход которогосоединен с выходом узла формированиячастного, причем каждый из узлов формирования делимого и делителя содержит регистр, накапливающий сумматор,сдвиговый регистр, коммутатор и триэлемента ИЛИ, причем первый и второйвходы сброса узла Формирования делимого и делителя соединены соответственно с первым и вторым входамипервого элемента ЮП 1, выход которогосоединен с входом сброса регистра,синхронизирующий вход которого соечдинен с выходом второго элемента ИЛИ,первый и второй входы которого объединены с первым и вторым входами третьего элемента ИЛИ и соединены соответственно с первым и вторым входамисдвига узла Формирования делимого иделителя, информационный вход регистра соединен с выходом накапливающегосумматора, информационный вход которого соединен с выходом коммутатора,управляющий вход которого соединенс выходом регистра сдвига, входсдвига которого соединен с выходомтретьего элемента ИЛИ, информационныевходы коммутатора соединены с информационными входами узла формированияделимого и делителя, 1355974