Запоминающее устройство

ОП ИСАНИЕИЗОБРЕТЕМ ИЯК АВТОРСКОМУ СВИДЕТЕЛЬСТВУ пн 849299 Союз Советских(51)М. Кл,с присоединением заявки РЙ 0 11 С 11/00 Государственный комитет СССР(23) Приоритет по делам изобретений н открытий(53) УДК 681,327,6(088,8) Дата опубликования описания 26.07. 81 Д.Н. Голецкий, В,П. Завьялов, Е.А, Кане В,Е. Кузнецов и В.А, Танасюк(72) Л вторы изобретения онструкторско нию счетных м осударственное союзное бюро по проектиро(54) ЗАПОМИНАЮЩЕЕ. УСТРОЙСТВО Изобретение относится к вычислительной технике, а именно к запоминающим устройствам динамического ти с периодической регенерацией инфорИзвестно запоминающее устройство,содержащее накопитель, блок адресациии блок управления 111,Недостатком этого устройства являоются узкие функциональные возможности.Наиболее близким по техническойсущности к предлагаемому является запоминающее устройство, содержащее на"копитель, блок управления, формирова-,тель и адресный блок 21.Недостатком известного устройстваявляются его ограниченные функциональные возможности, выражающиеся в том,что они не позволяют оперировать счастями информационного слова.Цель изобретения - расширение функциональных возможностей запоминающего устройства за счет введения возможности работы с частями информа" ционного слова.Поставленная цель достигается тем, что в запоминающее устройств,. содержащее блок управления, управляю" щие входы и управляющий выход которого являются соответственно управляющими входами и управляющим выходом устройства, формирователь, адресные входы которого подключены к входам адресного блока и являются адресными входами устройства, а его управляю" щие входы подключены к соответствующим выходам блока управления, накопитель, адресные входы которого подключены к выходам адресного блока и являются адресными входами устройства, управляющие входы накопителя подключены к выходам Формирователя, а его информационные входы являются информационными входами устройства, введены дополнительные управляющие входы накопителя, подключенные к дополнительным выходам формирователя.40 384929Кроме того, блок управления устройства содержит дополнительный формирователь, выходы которого являются выходами блока управления, первый триг гер, первый выход которого подключен к первому входу дополнительного формирователя и является соответствующим выходом блока управления, второй триггер, первый выход которого подключен ко второму входу дополнительного фор мирователя, а первый вход - к соответствующему выходу дополнительного формирователя, первый и второй элементы И, выходы которых подключены соответственно к первому входу пер" вого триггера и к Третьему входу дополнительного формирователя, первый элемент И-НЕ, выход которого подключен к первым входам первого и второго элементов И, а его первый вход подключен ко второму входу первого триггера и является соответствующим управляющим входом блока управления, третий триггер, выход которого подключен ко второму входу первого эле мента И-НЕ, и второй элемент И-НЕ, выход которого подключен ко входу третьего триггера, первый вход - ко второму выходу второго триггера, а второй вход второго элемента И-НЕ 30 подключен ко второму выходу первого триггера и является соответствующим выходом блока управления, второй вход первого элемента И подключен к первому выходу второго триггера, а второй З 5 вход второго элемента И и четвертый вход дополнительного формирователя являются соответствующим управляющими входами блока управления.На фиг. 1 приведена блок-схема предлагаемого устройства; на фиг. 2- функциональная схема блока управления; на фиг. 3 - функциональная схема блока памяти.Запоминающее устройство содержит 45 (фиг. 1) блок 1 управления, формирователь 2, накопитель 3 и адресный блок 4, управляющий вход 5 "Вызов", управляющий вход 6 "Запись-Чтение", управляющий выход 7 "Ответ", выхоД 8 "За пись", выход 9 "Чтение", выхоп, 1 О "Обращение", выход 11 "Регенерация", управляющий вход 12 Младшая тетрада", управляющий вход 13 "Старшая тетрада", управляющий вход 14 "Младший/старший 55 байт", адресные входы 15 формирователя, выходы формирователя 16 "Выбор кристалла" выходы формирователя 17 9 4"Запись третрады", выходы формирователя 18 "Считывание байта", информационные входы - выходы 19 накопителя, адресные входы 20 накопителя,адресные входы 21 устройства, адресные входы 22 адресного блока, выходы23 адресного блока.Блок управления содержит (фиг. 2)дополнительный формирователь 24,первый триггер 25 режима работы, второй триггер 26 (сброса), третий триггер 27 (регенерации), первый 28и второй 29 элементы И, первый 30 ивторой 31 элементы И-НЕ, первый тактовый вход 32, первый 33, второй 34и третий 35 входы дополнительногоформирователя, выход 36 дополнительного формирователя, второй 37 и третий38 тактовые входы,Накопитель содержит (фиг. 3) элементы 39-46 памяти, элементы И 47-50вход 51 "Выбор 1 кристалла", вход52 "Выбор 2 кристалла", вход 53"Запись 4 тетрады",Устройство работает следующим образом,Блок 1 управления срабатываетпри поступлении на его управляющийвход 5 сигнала "Вызов" по шине вызова и при наличии на управляющем входе 6 одного из состояний "ЗаписьЧтение", которое поступает по шинезаписи-чтения. Блок 1 управленияобеспечивает управление работойостальных блоков запоминающего устройства и согласование режима регенерации информации в накопителе 3 сработой последнего при записи илисчитывании информации. Блок 1 управиления вырабатывает сигнал Ответ поуправляющему выходу 7, который поступает на шину ответа, команды "Запись" или "Чтение" которые с выходов8 или 9 соответственно поступают вформирователь и команды "Обращение"по выходу 10 или "Регенерация" повыходу 11.Формирователь 2 обеспечивает непосредственное управление работойнакопителя 3 и выбор формата слова,На выходы формирователя 2 поступаюткоманды "Обращение" или "Регенерация" с выходов блока 1 управления1 О и 11, сигналы "Младшая тетрада"40 5 849на управляющий вход 12, "Старшаятетрада" - на управляющий вход 13 .и "Младший/старший байт" - на управляющий вход 14. Часть разрядовадреса поступает на адресные входы5, Данный блок формирует три группы сигналов, которые поступаютв накопитель 3 с выходов 16 " сиг"калы "Выбор кристалла", 17 - сигналы"Запись тетрады" и 18 - сигналы "Считывание байта".Обмен информацией производитсячерез информационные входы-выходы19, которые являются магистральюввода-вывода информации в устройство. Накопитель 3 обеспечивает хранение информации, адрес которой поступает на его адресные входы 20,Адресный блок 4 обеспечивает изменение текущего адреса регенерации 20и коммутацию части адресных шин врежимах обращения или регенерации.Адресные шины 21 предлагаемого устройства подсоединены так, что из одиннадцати разрядов .пять младших сое- .25динены с адресными входами 22 адресного блока 4. Старшие разряды адресасоединены с группой адресных входов5 формирователя (в рассматриваемомслучае только один старший разряд " ЗО1 разряд адреса). Остальные разряды адреса - (с 6 по О) соединеныс адресными входами 20 накопителя 3,причем;младшие разряды (1-5) поступают на входы 20 с выходов 23 адресного блока 4, Таким образом, на адресные входы 20 поступают десять разрядов адреса: пять - с выходов 23"6-10"). Кроме того, в адресный блок4 поступают команды "Обращение" с выхода 10 и "Регенерация" с выхода 11блока 1 управления.Блок 1 управления обеспечивает фор мирование соответствующих управляющихсигналов в режиме обращения центрального процессора к запоминающему устройству (по шинам вызова и записичтения) и в режиме регенерации одной 50строки полупроводниковых элементовнакопителя 3,При поступлении сигнала "Вызов" -(переход в состояние логического нуля) на выходе элемента 30 И-НЕ формируется сигнал логической единицы.Этот сигнал поступает на вход элемента 28 И, на выходе которого при 299 6этом образуется сигнал, поступающийна тактовый вход первого триггера25 режима работы, на 0-вход которогопоступает логический нуль со входа 5(инверсия сигнала "Вызов" ), в резуль"тате этого последний устанавливается в состоние "0". Сигнал с выходаэлементов 30 И-НЕ поступает также наодин из входов элемента 29 И, на второй вход которого с первого тактовоговхода 32 подаются тактовые импульсыс частотой В 1 (около 6 мГц), которыев результате этого поступают с выходаэлемента 29 И на третий вход 35дополнительного формирователя 24. Впоследний поступают сигналы "Обращение" с инверсного выхода первоготриггера 25 режиме работы на первый вход 33 и состояния "Запись-Чтение" на четвертый вход 6 (с шины записьчтение). Кроме того, сигнал "Обращение" поступает на выход 10 блока 1 управления (в виде логической единицы).Структура и временная диаграмма работы формирователя 24 зависят от конкретного исполнения накопителя и его временной диаграммы и не является принципиальными для предлагаемого устройства. В зависимости от состояния входа 6 Формирователь 24 формирует команды "Запись" на выходе 8 или "Чтение" на выходе,9. По окончании цикла работы накопителя 3 сигнал на выходе 36 формирователя 24 переходит в состояние логического нуля. Поскольку этот сигнал поступает на 0-вход второго триггера 26 сброса, на С-вход которого поступает инверсия тактовых импульсов с частотойто этот триггер устанавливается в состояние 0", При этом сигнал с прямого выхода триггера 26 сброса поступает на вход 34 формирователя 24, в котором по этому сигналу осуществляется приведение всех элементов в исходное состояние "Сброс" и формирование сигнала "Ответ", который с выхода 7 по.тупает на шину ответа (сигнал переходит в состояние логического нуля), Получив этот сигнал, центральный процессор снимаетсигнал "Вызов и на входе 5 устанавливается исходное состояние (логическая единица).При переходе элементов формирователя 24 в исходное состояние (при сбросе) сигнал на его выходе 36 пере7, 8492 ходит в состояние логической единицы и по инверсному тактовому сигналу устанавливает в "1" триггер сброса. Сигнал с прямого выхода последнего (логическая единица), поступает на вход 34 формирователя 24, вызывая тем самым переход сигнала "Ответ" в состояние логической единицы, и поступает на вход элемента 28 И, не вызывая изменения на его вы ходе, так как на второй его вход поступает состояние логического нуля с выхода элемента 30 И-НЕ.При поступлении по шине 38 тактовых импульсов с частотой 1 (около 20 кГц) 15 .на С-вход триггера; 27 регенерации, последний устанавливается в 0; в результате этого на выходе элемента 30 И-НЕ образуется логическая единица. Этот сигнал поступает на 20 вход элемента 29 И, разрешая прохождение через него импульсов с частотой Ф 1, которые поступают на вход 35 формирователя 24. Кроме того, сигнал с выхода элемента 30 И-НЕ поступает на 25 вход элемента 28 И, сигнал с выхода которого, поступая на С-вход триггера 25 режима работы, переводит последний в состояние "1". В результате, сигнал "Регенерация" с прямого выхода триг гера 25 режима работы поступает на выход 11 блока 1 управления (в виде логической единицы). В зависимости от конкретного исполнения элементов памяти в накопителе 3 формирователь З 5 24 обеспечивает формирование команд Запись" или "Чтение по шипам 8 или 9 соответственно, Далее схема срабатывает аналогично описанному выше с той разницей, что сигнал 40"Ответ" на выходе 7 не формируется, а изменения состояния триггера 26 сброса через его инверсный выход поступает на вход элемента 31 И-НЕ, на второй вход которого подается сиг нал "Регенерация" (с прямого выходатриггера 25 реюма работы). На выходе элемента 31 И-НЕ образуется импульс (в виде логического нуля),который вновь переводит триггер 50 27 регенерации в состояние "10(исходное. состояние). 11Возможны случаи, когда сигнал Вызов" происходит во время вйполнения регенерации или когда тактовый им" пульс с частотой Ф , вызывающий регенерацию, приходит в момент обраще 99 8ния к памяти, т.е. до формированиясигнала "Ответ".Работа блока 1 управления в этихслучаях аналогична рассмотренной вышее,причем здесь регенерация переходит вобращение к памяти и наоборот, Этообеспечивается в этих случаях тем,что каждый цикл работы блока 1 управления заканчивается сначала переходом триггера 26 в состояние "0", вызывая тем самым приведение в исходноесостояние элементов формирователя 24а затем - состояние "1", вызывая темсамым через элемент 28 И запись в триггер 25 очередного режима работы (обращения или регенерации) блока 1 уп-равления,Особенностью схемного построенияблока 1 управления является то, чтооно обеспечивает независимость работыданного блока от частоты обращенияк нему центрального процессора.Накопитель 3 (фиг. 3) работает сле"дующим образом.В режиме обращение в накопитель3 с выхода 16 поступает один из сигналов "Выбор 1 кристалла" на вход51 или "Выбор 2 кристалла" на вход52, При чтении в накопитель с выходов18 поступает один из сигналов "Считывание 1 байта" на вход 53 или "Считывание 2 байта" на вход 54. При считывании 16-разрядных слова оба этихсигнала поступает одновременно, Призаписи в накопитель 3 с выходов 7поступает один из сигналов "Запись1 тетрады" на вход 55, "Запись 2тетрады" на вход 56, "Запись 3 тетрады" на вход 57 и "Запись 4 тетради"на вход 58 или любая комбинация этихсигналов,При записи информации в элементы 39-40 памяти (запись байта) адрес пос" тупает через входы 20, сигнал "Выбор 1 кристалла" - через вход 51, информация подается входы-выходы 19 и по сигналам "Запись 1 тетрады" и "Запись 2 тетрады" записывается в элементы 39-40 памяти. При считывании информации с элементов 45-46 памяти адрес поступает через входы 20, сигнал "Выбор 2 кристалла" - через вход 52 и по сигналу "Считывание 2 байта" открываются элементы 49-50 И, в результате этого информация с выхода элементов 45-46 памяти через элементы 49-50 И поступает на входы-выходы 19.9 8В режиме регенерации осуществляется поочередная регенерация каждой . строки элементов памяти.Таким образом, предлагаемое устройство обеспечивает три варианта считывания (старший байт, младший байт и 16-разрядное слово) и побайтовую , потетрадную или пословную запис Так как потетрадное считывание легко обеспечивается простым коммутатором при наличии побайтного, то практически обеспечивается запись и считывание всех перечисленных выше форматов. Это существенно расширяет функциональные возможности предлагаемого устройства и позволяет использовать его в качестве запоминающего устройства в составе вычислительных комплексов и в виде отдельных блоков, использующих различные форматы слов. Формула изобретения Запоминающее устройство, содержащее блок управления, управляющие входы и управляющий выход которого являются соответственно входами и выходом устройства, формирователь, адресные входы которого подключены к входам адресного блока, а его управляющие входы подключены к соответствующим выходам блока управления, накопитель, адресные входы которого подключены к выходам адресного блока, управляющие входы накопителя подключены к выходам формирователя, о т л и ч а ю щ е е с я тем, что, с целью расширения функциональных возможностей устройства за счет возможности обращения к частям информационного слова, допол 49299 10нительные управляющие входы накопителя подключены к дополнительнымвыходам формирователя.2. Устройство по и. 1, о т л и -ч а ю щ е е с я тем что блок управления устройства содержит дополнительный формирователь, выходы коь. торого являются выходами блока управления, первый триггер, первый выход10 которого подключен к первому входудополнительного формирователя, второйтриггер, первый выход которого подключен ко второму входу дополнительного формирователя, а первый вход 15 к соответствующему выходу дополнительного формирователя, первый ивторой элементы И, выходы которыхподключены соответственно к первомувходу первого .триггера и к третьему20 входу дополнительного формирования,первый элемент И-НЕ, выход которогоподключен к первым входам Первогои второго элементов И, а его первыйвход подключен ко второму входу пер 25 вого триггера, третий триггер, выходкоторого подключен ко второму входупервого элемента И-НЕ, и второй элемент И-НЕ, выход которого подключенко входу третьего триггера, первый30 вход - ко втОрому выходу второготриггера, а второй вход второгоэлемента И-НЕ подключен.ко второмувыходу первого триггера, второй входпервого элемента И подключен к пер 35 вому выходу второго триггера,Источники информации,принятые во внимание при экспертизе1. "Электроника", 976, В 10,с, 27-32.д 0 2. Патент США Р 3.790.961.кл. С 11 С 11/24, опублик. 1976.