Запоминающее устройство

О П И С А Н И Е он 849300ИЗОБРЕТЕН ИЯК АВТОРСКОМУ СВИДЕТЕЛЬСТВУ Союз Советских(23) Приоритет Опубликовано 23.07.81,Бюллетень27 яа делам иэооретеиий и открытий(53) УДК 681, .327(088,8) Дата опубликования описания 25,07,8 1.М. Мамаев и В.П ин 1 Заявител 54) ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО записываеры промежуточного храненимой в ЗУ информации, трижуточного хранения считывинформации, преобразоватного кода в последовательроннзаторобеспечивающийтактирование накопителейров 12. еры промеемой из ЗУ ель параллель" ный и синх- синхронное 5 ггеИзобретение относится к запоминающим устройствам.Известно запоминающее устройство, .которое содержит накопители, объединенные в матрицу, резистор адреса,формирователи адреса, дешифраторстрок, блок разрешения записи, генераторы импульсов строк и формирователи импульсного питания ,1).Недостатками этого устройства явОляются низкое быстродействие, вызванное тем, что запись или считывание информации осуществляются в течение двух фаз импульсного питания, исложность, определяемая наличием формирователей импульсного питания, генераторов импульсов строк, блока разрешения записи и формирователей адреса,Наиболее близким по техническойсущности к предлагаемому являетсязапоминающее устройство (ЗУ), содержащее последовательно соединенные,триггеры адреса, накопители, триггеНедостатками известного устройства являются ограниченное быстродействие, определяемое допустимым быстродействием адресной части накопителей и синхронизатора, и сложность, вызванная наличием триггеров промежуточного хранения записываемой и считываемой информации, а также сложностью синхронизатора и преобразователя параллельного кода в последовательный.Цель изобретения - повьппение быст. родействия и у 1 трощение устройства.Поставленная цель достигается тем, что в запоминающее устройство, содержащее последовательно соединенные триггеры адреса, накопители, входы9300 4 10 15 Пом устройства. 20 25 30 35 40 45 50 55 3 84 записи которых являются управляющими входами устройства, введены дешифра-: тор, генератор импульсов и элемент ИЛИ, а триггеры адреса выполнены в виде двухступенчатых триггеров, причем счетный вход первого двухступенчатого триггера соединен с одним из выходов генератора импульсов и с первым входом дешифратора, второй вход которого соединен с другим выходом генератора импульсов, одни из выходов двухступенчатых триггеров соединены с адресными входами первого и второго накопителей, другие выходы - с адресными входами третьего и четвертого нако 11 утелей, а выходыдешифратора соединены со входами выбор ки накопителей, выходы которых соединены со входами элемента ИЛИ,. выход которого является выходом устройства,При этом двухступенчатый триггер целесообразно выполнить в виде блока, содержащего три Й 5-триггера и элемент НК, вход которого является счетным входом двухступенчатого триггера, а выход соединен с В-входом первого и 8-входом второго Й 5-триггеров, нулевой выход первого Й 5-триггера является импульсным выходом двухступенчатого триггера и соединен со вторым 5-входом второго и В -входом третьего Й 5-триггеров, нулевой выход второго Й 5-триггера соединен с 5-входом первого Й 5-триггера, а единичный выход - с 5-входом третьего Й 5-триггера, единичный выход которого является выходом второй ступени двухступенчатого триггера и соединен с Й-входом второго Й 5-триггера, а единичный выход первого Й 5-триггера является выходом первой ступени двухступенчатого триггера.На фиг. 1 изображена функциональная схема запоминающего устройства; на фиг, 2 - функциональная схема двухступенчатого триггера; на фиг. 3- временные диаграммы, поясняющие работу устройства.Устройство содержит (фиг, 1) триггеры 1 адреса, выполненные на двухступенчатых триггерах, накопители 2, имеющие адресные входы 3, входы записи единицы 4 и нуля 5, входы выборки 6, Устройство также содержит дешифратор 7, элемент ИЛИ 8 и генератор 9 импульсов.При этом счетный вход первого триггера 1 (левый на фиг. 1) соединен с выходом первой фазы генератора 9 и с,первым входом дешифратора 7, второйвход которого соединен с выходом второй фазы генератора 9. Выходы первойступени триггеров 1 соединены с адресными входами 3 первого (верхнийна фиг. 1) и второго накопителей 2.Импульсный выход каждого предыдушего триггера 1 соединен со счетнымвходом последующего триггера 1. Выходы второй ступени триггеров 1 соединены с адресными входами третьего ичетвертого накопителей 2. Выходы дешифратора 7 соединены со входамивыборки 6 накопителей 2, а выходы накопителей 2 - со входами элемента ИЛИ 8, выход которого является выхоДвухступенчатый триггер 1 (фиг.2) выполнен в виде блока, содержащего три В 5-триггера 10-12 и элемент НЕ 13, вход которого является счетным входом двухступенчатого триггера 1, а выход соединен с Й-входом первого 10 и 5-входом второго 11 Й 5-триггеров, нулевой выход первого Й 5-триггера 10 является импульсным выходом двухступенчатого триггера и соединен со вторым 5-входом второго 11 иР-входом третьего 12 В 5-триггеров,нулевой выход второго Й 5-триггера 11 соединен с 5-входом первого Й 5-триггера 10, в единичный выход - с 5-входом третьего 12 Й 5-триггера, единичный выход которого является выходом второй ступени двухступенчатого триггера и соединен с Й-входом второго Й 5-триггера 11, а единичный выходпервого Й 5-триггера 10 является выходом первой ступени двухступенчатоготриггера 1. Устройство работает следующим образом.Импульсы (фиг. За) с выхода генератора 9 поступают на счетный вход первого триггера 1. Длительность отри. цательных импульсов (фиг, Зг) на импульсных выходах всех триггеров одинакова и равна длительности отрицательного импульса (фиг. За) на выходе генератора 9. Напряжения (фиг. Зд) на выходах второй ступени триггеров 1 задержаны относительно напряжений (фнг, Зв) на выходах первой ступени триггеров 1 на величину длительности импульсов генератора 9. Генератор 9 формирует последовательность двухфазных симметричных импульсов, причем импульсы на выходе второй фазы(фиг. Зб) задержаны во времени относительно импульсов (фиг. За) на выходе первой фазы на четверть периодаповторения импульсов. На выходахдешифратора 7 формируются импульсы(фиг. Зе, ж, з, и) положительной полярности с относительным сдвигом фазна четверть периода повторения импульсов генератора 9Импульсы с выходов дешифратора 7 поступают на входы выборки 6 и осуществляют поочередную выборку одного из четырех накопителей 2. Таким образом, в течениеодного периода повторения импульсав генераторе 9 происходит поочередное обращенйе к четырем накопителям 2.Устойчивость работы запоминающегоустройства в значительной мере определяется надежным перекрытием сигналана входе выборки 6 накопителя 2 сигналами с выходов триггеров 1, т,е,сигнал адреса начинается раньше, акончается позже сигнала выборки.Перекрытие импульсов (фиг. Зз, и, е,ж) на выходах дешифратора 7 импульсами на выходе триггеров 1 составляет не менее четверти периода повторения импульсов генератора 9..Запись информации в накопители2 осуществляется подачей соответствующих сигналов "Запись 1" и"Запись 0" по входам 4 и 5. При отсутствии сигналов "Запись 1" и "Запись 0" происходит считывание информации из накопителей 2, которые объе- З 5диняются элементом ИЛИ 8.Таким образом, запись и считывание информации в каждом накопителеосуществляется с частотой импульсовна выходе генератора, а запись и 4 Осчитывание в запоминающем устройствев целом - с частотой в четыре разавыше, чем в известном2 1,Сокращение объема оборудованияза счет устранения триггеров промежуточного хранения записываемой вЗУ и считываемой из ЗУ информации синхронизатора, а также упрощения преобразователя параллельного кода в последовательный по сравнению с из, вестным составляет примерно 402.Формула изобретения1. Запоминающее устройство, содержащее последовательно соединенные 00 6триггеры адреса накоп 1 телиу Входы записи которых являются управляющими входами устройства, о т л и ч а,ю - щ е е с я тем, что, с целью повышения быстродействия и упрощения устройства, оно содержит дешифратор, генератор импульсов и элемент ИЛИ, а триггеры адреса выполнены в виде двухступенчатых триггеров причем счетный вход первого двухступенчатого тригге" ра соединен с одним из выходов генератора импульсов и с первым входом дешифратора, второй вход которого соединен с другим выходом генератора импульсов, одни из выходов двухступенчатых триггеров соединены с адресными входами первого и второго накопителей, другие выходы - с адресными входами третьего и четвертого накопителей, а выходы дешифтора соединены со входами выборки накопителей, выходы которых соединены со входами элемента ИЛИ, выход которого является выходом устройства.2. Устройство по и. 1, о т л и - ч а ю щ е е с я тем, что двухступенчатый триггер содержит три В 5-триггера и элемент НЕ, вход которого явля" ется счетным входом двухступенчатого триггера, а выход соединен с В-входом первого и 5-входом второго В 5-триггеров, нулевой выход первого В 5-триггера является импульсным выходом двухступенчатого триггера и соединен со вторым 5-входом второго и В-входом третьего В 5-триггеров, нулевой выход второго В 5-триггера соединен с 5-входом первого В 5-триггера, а единичный выход - с 5-входом третьего Й 5-триггера, единичный выход которого является выходом второй ступени двуступенчатого триггера и соединен с В-входом второго Р 5-триггера, а единичный выход первого В 5-триггера является выходом первой ступени двухступенчатого триггера. Источники информации,принятые во внимание при экспертизе