Одноразрядный блок логаческой памяти

- с присоединением заявки РЙ(53 ) М. Кл. 6 11 С 15/00 Гооудеретеенный комитет СССР яо лелем изобретений и открытийДата опубликования описания 30.04. 81 В. Г. Колосов, Т. А, Лопатина, В. ф. Мелехин, 10. В. Шелонин и А. А. Шефф(54) ОДНОРАЗРЯДНЫЙ БЛОК ЛОГИЧЕСК ПАМЯТИе-. адресными входами элемент первый и второй адресные рых соединены с первым и дами коммутаторов, первый информационные входы кото ны с выходами соответству рядов регистра первого и рандов, первый и второй у входы коммутаторов являют амят оды кото орым вхо второх соеди неонах разторого опевляющи я третьими входамиблок ком ьи и четвертым управляющиустройства соответственномутации, первый и второй изобрете й памяти нформациИзобретение относится к запоминающим устройствам,Известный блок логической памяти содержит два адресно-числовых регистра, управляющий вход первого нз которых соединен с выходом первого разрядарегистра адреса,а управляющий вход второго - с выходом второго адреса,выходы первого адресно-числового регистра соединены с адресными входами первых разрядов накопителей, а выходы второго - с адреснымивходами вторых разрядов накопителей 1 1.Недостатком этого блока является: низкая производительность при выполненни операции суммирования и вычи - тания вследствие многократного выполйения поразрядных логических операций и операции сдвига на один разряд при распространении волныпереносов (,или заемов).Наиболее близким техническим решением к предлагаемому нию является блок логическа содержащии элементы памяти, выходыкоторых соединены с соответствующимиинформационными входами регистрачисла, регистров первого и второгооперандов, выход каждого разряда ргистра числа соединен с информационным входом соответствующего эле-,мента памяти, первый и второй управляющие входы которого являются первым и вторым управляющими входамиустройства, выходы разрядов регистраадреса соединены с соответствующими3 826 Онные зхОды кОторогО сОединены с Вы ходами первого и второго разрядов регистра адреса соответственно, первый и второй информационные выходы - с третьим и четвертым информаци 5 оннымя входами коммутаторов, а управляющий вход - с пятым управляющим входом устройства, информационный вход каждого коммутатора, кроме первого соединен с информационным выходом предыдущего коклутатора, а информационюй Выход последнего коммутатора является информационным ВыходОм уст ройства 2 1,1 О 20 НеДОстатками зтогО блока ЯВляютсЯ15 невысокая экономичность структуры, заключающаяся в наличии третьего числового регистра (регистра второго операнда) и сравнительно большое число свзей, невЫсокая надежность, отсутствие средств реализующих опера-. ции сдвига числовой инйормации,что ограничивает область использования блаЦель изобретения - упрощение и повышение надежности блока логической памяти.Поставленная цель достигается тем, что в блок логической памяти содерф 30 жащий накопитель, коммутаторы адресных сигналов, регистр числа и регистр операнда, причем один из входов первого и второго коммутаторов адресных сигналов подключены соответственно к выходам регистра числа и регистра операнда, а выходы - к одним из адресных входов накопителя информационный выход которого соединен с выходом регистра числа, а информационный выход соединен со входом регистра Операнда и является первым информационным выходом блока, управляющие входы накопителя первого и второго коммутаторов адресных сигналов являются соответственно первым, вторым и третьим управляющими входами блока, другие входы первого и второго коьплутаторсв адресных сигналов - первым и вторым адресньщи входами блока, введены третий, четвертый коммутаторы адресных сигналов, Формирователь сигнала переноса, коммутатор информационных сигналов и блок согласоваБияр причем перВый ВхОд Формирователя сигнала, переноса соединен с информационным входом третьего коммутатора адресныхсигналов и является информационным входом блока, второй и третий входы соединены соответственно с выходами регистра числа и регистра операнда, а выход является вторым информационным выходом блока, вы-. ход третьего и одни из выходов четВертого коммутаторов адресных сигналов подключены соответственно к другим адресным входам накопителя, выход регистра числа соединен с одним из входов блока согласования, другой вход которого подключен х информационному выходу накопителя и первому входу коммутатора инФормационных сигналов, а выход соединен со .вторым входом коммутатора информационных сигналов, а выход соединен со вторым входом коммутатора информационных сигналов и с шиной, являющейся вторым информационным входом и третьим информационным выходом блока, другие входы коммутатора информационных сигналов являются соответственно третьим и четвертым информационными входами блока, выход коммутатора информационных сигналов подключен ко входу регистра числа, управляющие входы коммутатора информационных сигналов, регистра числа, регистра операнда и блока согласования соединены с другими выходами четвертого коммутатора адресных сигналов, управляющие входы третьего и четвертого ". коммутаторов, адресных сигналов являются СООТВЕтственпо четвертым н пятым управляющими входами блока, адресные входы - соответственно третьим и четвертым адресными входами блока.На фиг,1 приведена структурная .Схе ма одноразрядного блока логической памяти; на Фиг.2 - структурная схема логического запоминающего устройства, содержащая и одноразрядных блоков логической памяти (и1).Одноразрядный блок логической памяти 1 1,см.фиг.1 и фиг.2 ) содержит первый 2 второй 3 и третий 4 коммутаторы адресных сигналов, Формирователь сигнала переноса 5, четвертый коммутатор адресных сигналов 6, накопитель , коммутатор информационных сигналов 8, регистр числа 9, регистроперанда 10, блок 11 согласования,Информационный выход 12 накопителя7 подключен к одному из входов 13коммутатора 8, информационным входам4 и 15 регистра 10 и блока 11 со.Ответственно, Выход 12 накопителя5 8264 7 является первым информационным выходом 16 блока 1. Выход коммутатора 8 соединен с информационным входом 17 регистра 9, выход 18 которого соединен со входом 19 блока 11, информационным входом 20 накопителя 7, а также с информационным входом 21 коммутатора 3 и входом 22 формирователя 5. Выход 23 регистра .10 соединен с информационным входом 24 коммутатора 2 и входом 25 формиро вателя 5, Три младших адресных входа 26-28 накопителя 7 соединены с выходами соответствующих коммутаторов.2-4, информационные входы 29-31 кото рых являются первым-третьим адресными входами блока 1.Старшие адресные входы 32 накопителя 7 соединены с одним из выходов коммутатора 6, другие выходы 33 кото- щ рого соединены с управляющими входами 34,35, 36 и 37 коммутатора 8, регистра 9, регистра 10 и блока 11,Первый информационный вход 38 блока 1 соединен с информационным 25 входом коммутатора 4 и одним из входов формирователя 5, выход 39 которого является вторым информационным выходом блока 1.Формирователь 5 в каждом разряд Эб реализует распространение волны переносов при выполнении операций сложений и вычитания, При зтои на вход 38 поступает сигнал переноса П из предыдущего младшего разряда,а с выхода 39 снимается сигнал переноса П . в старший разряд. Межразрядное распространение волны переносов обеспечивается путем последовательного соединения соответствующих 40 входов 38 и выходов 39 соседних разряДов.Логическая функция, реализуемая формирователем 5 выявления переноса имеет вид 45ХЭР = Х Х 2 ( 25+ Х дУ) ЭЯЗдесь и дальше индексы переменных соответствуют номерам позиций на фиг. и 2.Управляющий вход 40 накопителя 7 является первым управляющим входом блока 1 и предназначен для управления записью и считыванием, Управляющие входы 41, 42 и 43 являются вторым, третьим и четвертым управляющими входами блокасоответствен 22 6но и предназначены для управления коммутацией сигналовпоступающих на адресные входы 26, 27, 28 накопителя 7 Через коммутаторы 23, 4Коммутаторы 2, 3 и 4 реализуют логические функции2 Й 24 41 29 41+Х УЙВ 39 4 Э Э 1 43Коммутатор 6 реализует переклю- чение адресно-управлякщей информации, поступающей с четвертого адресного Ьхода 44 блока 1 на выходы 32 и 33 коммутатора 6. Управляющий вход 45 коммутатора 6 является пятым управляющим входом блока 1Коммутатор 6 выполняет следующиелогическйе функции32 44 444 45 угде А - (С 14,С 1,а);У эээ 4 т эь 1 зч)1 = (212);=(2 э 4здесь У, У, 2 "2, - двоичныеЭбеуправляющиепеременные;а - двоичные переменные на1соответствующих адресныхвходах накопителя 7Выход 46 блока 11 соединен с шиной47 и входом 48 коммутатора 8. Второй49 и третий 50 информационные входыблока 1 обеспечивают связь данногочислового разряда с информационнымивходами соседних, старшего 1+1 имладшего 1 в ,1 разрядов,Каждый выход 46 блока 11 принимаетодно из 3-х состояний 0,1 Я ,соотьетствующих передаче "0", "1" и пассивному состоянию с большим выходнымсопротивлением. Структурный входнойсигнал Уц содержит два двоичныхсигнала УЭ 7(Я, 24 ) которыеуправляют работой блока 11 в соответствии со следующими условиямипри 124; У 4 ь В 3при 2324, У 4 ь= :.Хупри 2 Э 2 У 4 ь = Х.где Х Х 1 перемейные на соответ-,ствующих входах блока 11, а переменная у 4 характеризует состояние еговыхода,9 82642Установление адресных входов, реализация считывания из накопителей 7 и переключение адресных входов 44 выполняется как и в режимах 4 и 5.В момент воспроизведения информа 5 ции структурный сигнал, 33 управления имеет следующие значения Ч =(Р,2 а),Уу ЧМ 10( 2, 24. = ЬХл,2),Щ(орЭ При считывании без сдвига22 г =о 1; мд -Х15при считывании со сдвигом влево - всторону старших разрядов при считывании со сдвигом вправо/в сторону мпадших разрядов/с.л 2 г=Н, ив = Хзо Во всех случаях сигнал у 5,. = 1 обеспечивает запись в регистр 9. 257. Выполнение логической операции.Выполнение логической операции реализуется табличным способом, Для этого программным путем в накопите лях 7 выделяется необходимое число сегментов по 4 ячейки в каждом и про- изводится настройка каждого сегмента на выполнение любой двухместной лоической операции одновременно в всех разрядах накопителей путем записи в них соответСтвующих таблиц результатов) логических функций, Местоположение таблиц в накопителяхопределяется сигналами на их адрес 40 .ных входах 28 и 32. Предварительно операнды, над которыми необходимо выполнить логическую операцию, передаются в регистр 10 и регистр 9. Для чего последовательно реализуются режимы4 и 5. (в режиме 6 производится считыванйе слова без сдвига).Далее адрес таблицы необходимой логической функции из адресной магистрали 52 через входы 31 и 44 под действием управляющих сигналов у 4, = О, у= 0 на соответсвующих входах 43 и4 блоков 1, поступают на адресные входы 28 и 32 накопителей 7, определяя местоположение сегмента памяти, хранящего таблицу. Установка двух младших адресных входов 26 и 27 на 2 10копителей 7, определяющих адрес ячейки внутри выбранного сегмента, который в общем случае для каждого накопителя 7 является различным, производится путем подключения выходов 23и 18 каждого разряда регистров, хранящихся операции, через входы 24 и21 коммутаторов 2 и 3 соответственно, кадресным входам 26 и 27 накопителей 7 под действием управляющихсигналов у 4 Л = 1; у . = 1 на входах4 й41 и 42 коммутаторов. Выбранные эле-:менты накопителей 7 содержат результаты поразрядного выполнения соответствующей логической функции, который считывается в регистр 9 беэ сдви-.га, аналогично тому, как это описанодля режима 6,8. Выполнение арифметических операций,При выполнении арифметических операций сигнал переноса П в старшийразряд вычисляется по формулеП. =а Ь +(а;+Ъ.)О;-л1 1где а., в 1-ые разряды операндов.Сигнал П = Хзьформируется формиро.1вателем 5 (см, описание логическойФуиапии е ). Сттеяа 5 аиеиспяется псформуле 3 -с 1 Ъ ЩПсогласно которой операция сложениявыполняется как логическая операциясуммирования по модулю два трехаргументов. Для ее реализации в накопителях выделен сегмент памяти иэ8 ячеек, хранящий соответствующуютаблицу, адресация которого производит,ся по входам 32В предлагаемом устройстве в сравнении с известным отсутствует одинрегистр операнда и проще регистрчисла. Для обеспечения операцийсдвигов в известном устройстве ре"гистр числа должен быть реверсивнымсдвигающим регистром, в том времякак в предлагаемом - это простойстатистический регистр, аналогичный регистру операндов.Дополнительная экономия аппаратурных затрат в описанном устройстве может быть получена эа счетвозможности размещения микропрограммы в накопителях устройства.Кроме того за счет уменьшениячисла обращений к накопителям времявыполнения операции суммирования11 82642Формула изобретения 2 12третьего и одни из выходов четвертого коммутаторов адресных сигналов подключены соответственно к другим адресным входам накопителя, выход регистра числа соединен с одним из входов блока согласования, другой вход которого подключен к информаци.фонному выходу накопителя и первому входу коммутатора информационных сигналов, а выход соединен со вторым входом коммутатора информационных сигналов и с шиной, являющейся вторым информационным входом и третьим информационным выходом блока, другие входы коммутатора информационных сигналов являются соответственно третьим и четвертым информационными входами блока, выход коммутатора информационных сигналов подключен ко входу регистра числа, управляющие входы коммутатора информационных сигналов, регистра числа, регистра операнда и блока согласования соединены с другими выходами четвертого коммутатора адресных сигналов, управляющие входы третьего и четвертого коммутаторов адресных сигналов являются соответственно четвертым и пятым управляющими входами блока, адресные входы - соответственно третьим и четвертым адресными входами блока. Источники информации,принятые во внимание при экспертизе1, Авторское свидетельство СССРВ 494768, кл. С 11 С 17/00, 1974,2. Авторское свидетельство СССР позаявке У 2503720/18-24,кл. 0 06 Г 15/00, 1977 (прототип). Одноразрядный блок логическойпамяти, содержащий накопитель,коммутаторы адресных сигналов, регистрчисла и регистр операнда, причемодни из входов первого и второгокоммутаторов адресных сигналов подключены соответственно к выходамрегистра числа и регистра операнда,а выходы -. к одним из адресных входовнакопителя, информационный вход которого соединен с выходом регистрачисла, а информационный выход соединен со входом регистра операнда и является первым информационным выходомблока, управляющие входы накопителяпервого и второго коммутаторов адресных сигналов являются соответственнопервым., вторым и третьим управляющимивходами блока, другие входы первогои второго коммутаторов адресных сигналов - первым и вторым адреснымивходами блока, о т л и ч а ю щ и йс я тем, что с целью упрощения и повышения надежности блока, он содержит,третий и четвертый коммутаторы адресных сигналов, формирователь сигналапереноса, коммутатор информационныхсигналов и блок согласования, причемпервый вход формирователя сигналапереноса соединен с ийформационнымвходом третьего коммутатора адресныхсигналов и является первым информаци"онным входом блока, второй и третийвходы соединены соответственно с выходами регистра числа и регистра операнда, и.выход является вторым инФормационным выходом блока, выход826422 Составитель В. Техред А. Бабин ва актор Е. ное Тираж б 45 Государственного по делам изобрете 3035, Москва, Ж, Р