Запоминающее устройство с коррекцией ошибок

(56) Авторское свидетельство СССВ 927627, кл, С 11 С 29/00, 1982Экспресс-информация, Сер. Надность и контроль качества, 1981,9 25, с, 13-17,(57) Изобретение олительной техникепользовано при соз УСТРОИСТВО С КО тносится к вычи и может быть ис дании запоминаю сСУДАРСТВЕННЫЙ НОМИТЕТ ССС О ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫ у стройств повышенной надежности набазе кристаллов памяти с многоразрядной органиэацией. Целью изобретенияявляется упрощение и повышение надежности устройства, Устройство содержит накопитель, коммутатор, шифратор,первый, второй, третий и четвертыйблоки сумматоров по модулю два, первый и второй дешифраторы, элементИЛИ и элемент И. В устройстве обеспечивается исправление всех одиночныхи двойных; расположенных в соседнихпарных разрядах (1-2, 3-4 и т,д,).,ошибок кодом Хэмминга без введения,.; .дополнительной информационнойи временной избыточности относительно кодаХэмминга, исправляющего одиночныеошибки. 4 ил.Изобретение относится к вычислительной технике и может быть использовано при создании запоминающихустройств повышенной надежности на6базе кристаллов памяти с многоразрядной организацией.Цель изобретения - упрощение иповышение Надежности устройства,На фиг.1 представлена структурная 10схема запоминающегоустройства скоррекцией ошибок;на фиг.2- функциональная схемапервого (второго) блока сумматоров помодулю два;на фиг. 3 -функциональная схема третьего блока 15сумматоров по модулю два; на фиг,4 -функциональная схема четвертого блока сумматоров цо модулю два,Запоминающее устройство. (фиг,1)содержит накопитель 1 с входами информационных 2 и контрольных 3 разрядов, коммутатор 4, шифратор 5, входы записи считывания 6, выборки 7 иадреса 8, выходы информационных 9 иконтрольных 10 разрядов накопителя 251, первый блок 11 сумматоров по модулю два, второй блок 12 сумматоровпо модулю два с выходами 13, первый14 и второй 15 дешифраторы, элементИЛИ 16, третий блок 17 сумматоров по З 0модулю два, элемент И 18, четвертыйблок 19 сумматоров по модулю два. свходами 20 и 21 и выходами 22,Устройство содержит также блок 23вывода с синхровходом 24 и выходами25 и информационный вход 26.Блок 12 (фиг.2) состоит из отдельных сумматоров по модулю два по числу проверочных символов кодового слова, Аналогично строится и блок 11, 40однако число дискретных сумматоровравно количеству информационных символов слова, Блок 17 (фиг.3) состоитиз г сумматоров по модулю два (по числу,проверочных символов). 45Блок 19 (фиг,4) состоит из сумматоров по модулю два (по числу информационных символов). Накопитель 1состоит из отдельных кристаллов памяти с многоразрядной организацией обращение. Одновременно обращение может производиться к одному либо кнескольким кристаллам (БИС)в зависимости от длины слова и разрядностикристалла. 55По входу 6 устройства поступаетсигнал, задающий режим функционирования устройства (запись-считывание),по входу 7 - сигнал выборки кристалла (кристаллов), по входу 24 - сигнал, разрешающий использование информации, считанной иэ накопителя, Всеуправляющие сигналы связаны с процессором (не показан),На управляющем выходе 27 устройства единичной сигнал появляетсяпри наличии хотя бы одного ошибочного символа в считанном кодовом слове,на выходе 28 - при наличии двойнойошибки, Такие выходы (их состояние)учитываются лишь в режиме считываниячерез определенный промежуток времени после начала цикла.Принцип работы устройства, в особенности принцип коррекции ошибок,основан на свойстве кода Хэмминга,состоящего в том, что для исправления всех одиночных.и всех парныхдвойных ошибок необходимо такое жечисло проверочных символов, как идля модифицированного кода Хэммингас кодовым расстоянием, равным "4",Например, проверочная матрица Нкода при К = 8 имеет вид:11101001 1000010011011 01000Н= 01011100 0010000110111 0001011100110 00001При К = 8 необходимо г+1=5 проверочных символов. При возникновенииодной ошибки синдром имеет нечетныйвес (число единиц) а при возникновении двойной - четный,Устройство работает следующим образом,Режим работы, На входах 26 - информация, подлежащая записи в накопитель по адресу 8, На основанииэтого шифратор 5 вырабатывает проверочные символы, Кодовое слово, состоящее из информационных и проверочных битов по входам соответственно2 и 3 записывается в накопитель 1На этом цикл записи заканчивается.Режим считывания. На входе 6 устройств - нулевой сигнал. Считываемыеиз накопителя информационные и проверочные разряды кодового слова поступают соответственно в блок 11 сумматоровчерез коммутатор 4 - шифратор5 и на вторые входы блока 12 сумматоров, на первые входы которого поступает проверочное число с выходов шифратора 5. Таким образом, на выходах13 блока 12 формируется синдром, равный нулю лишь при отсутствии ошибок, з 133612 Если возникает одиночная ошибка, то на одном из выходов дешифратора 14 появляется единичный сигнал, который в ссответствующем сумматоре блока 115 проинвертирует ошибочный бит информации, В этом случае информационное слово прбходит через блок 19 без изменений, При появлении двойной ошибки единичный сигнал будет лишь 10 на одном из входов 21 дешифратора 15, который в двух соответствующих сумматорах блока 19 проинвертирует ошибочные биты.При поступлении на вход 24 соот1ветствующего управляющего сигнала считанные из накопителя информационные символы поступают далее по назначению.П р и м е р, В накопитель записы вается слово 10110110. В соответст-.вии с этим шифратор 5 вырабатывает проверочные символы (используя матрицу Н) 01000. Кодовое слово10110110 01000 записывается в накопи тель. Предложим, что первый и второй символы кодового слова являются ошибочными, т.е. считывают слово 01110110 01000. Блоком 12 формируется синдром 01100, в соответствии с 3 О чем на выходе 28 устройства формируется единичный ,сигнал, Такой же сигнал будет и на первом выходе дешифратора 15, который в первом и втором сумматорах блока 19 проинвертирует считанные символы кодового слова. На выходах 25 блока 23 по по-., . ступлении единичного сигнала навход 24 (при отсутствии ошибок либо при появлении корректируемыхао ошибок) будет исходная информация без ошибок 10110110. Формула изобретения45Запоминающее устройство с коррекцией ошибок, содержащее накопитель, адресные входы и вход выборки которого являются одноименными входами устройства, вход записи-считывания накопителя является одноименным входом устроиства и соединен с управляющим входом коммутатора, информационные входы первой группы которогоявляются информационными входами устройства, информационные входы второйгруппы коммутатора подключены к входам первой группы первого блока сумматоров по модулю два и к выходам информационных разрядов накопителя, входы инофрмационных разрядов которого соединены с выходами коммутатора и с входами шифратора, выходы которого подключены к входам контрольных разрядов накопителя и к входам первой группы второго блока сумматоров по модулю два, входы второй группы которого соединены с выходами контрольных разрядов накопителя, а выходы подключены к входам элемента ИЛИ, третьего блока сумматоров по модулю два и первого дешифратора, выходы которого соединены с входами второй группы первого блока сумматоров по модулю два, выход элемента ИЛИ является выходом одиночной ошибки устройства и подключен к прямому входу элемента И, инверсный вход которого соединен с выходом третьего блока сумматоров по модулю два, а выход является выходом двойной ошибки устройства, о т л и ч а ю щ е е - с я тем, что, с целью упрощения и повышения надежности, в него введены второй дешифратор и четвертый блок сумматоров по модулю два, причем входы второго дешифратора соеди-, нены с выходами второго блока сумматоров по модулю два, а выходы подключены к входам первой группы четвертого блока сумматоров по модулю два,входы второй группы которого соединены с выходами первого блока сумматоров по модулю два, а выходы являются информационными выходами устройства.г. 2 Я ставитель О,Исаев р Н,Король ед И.Попович А,Коэо Реда орр каэ 4051/50 Тираж 589 ВНИИПИ Государственного комитета по делам иэобретений и открыти 13035, Москва, Ж, Раушская