Одноразрядный сумматор

(088.8) ата опубл ования описания 16,05,8(71) Заявитель РЯДНЫЙ СУММАТОР Изобретеннике и предкаприменения в имеккцие выход относи ача ется напряжений фаз ны 1 и 4,Связь между геров (выходны пряжений) и цт трехфазного и и ведены соотвеТабл ений тригзных наравлением,Известны цифровые усивода, где применяютс тройства электря многофазныеей (счетчиков),ми для ителей и 1 и 2.ольцевые схемы делит 0 6 Гееудерстееннмй нюмнте ссср нв делам изобретений н открытийк цифровой техв основном, для одах с цифровым ые шины прямоугольн и цифровые выходные сигналами ноле сигналы многфровыми сигналаятифазного делтственно в табл,и ц а 1734681 4Таблица 2 Сигналы с т игге ов ЛогическаяЦифрыфункция С 4О О3 4О О5ЯЦ"0 0 0 0 0 0 ф 2 0 0 0 0 О О 0 0 0 0 0 0 г сэД Ц 4 5 5 1"7 0 0 0 1 "8" 0 0 "9" 10 О 0 По аналогичному закону выполняютсямногофазные делители на 7, 9триггерах,Широко известны суммирующие устрой- Зства, где для работы с кодами, имеющими основание 7 2, производится преобразование его в двоичный код, сложениечисел в двоичном коде и обратное преобразование из двоичного кода в исходный3 .Недостатком таких устройств является многократное преобразование кодов,что ведет к увеличению оборудования, иневысокое быстродействие устройства сумОмирования.Наиболее близким к предлагаемому является. одноразрядный матричный сумматор для работы с кодами, имеющими основание И 2. В состав сумматора входит 4квадратная матрица размерами и ъи в узлах . которой расположены двухкодовые элементы И, выходные шины которых соединены с выходными шинами этой матрицычерез элементы ИЛИ 41.Наряду с высоким быстродействием такого матричного сумматора в нем содержится большое количество элементов. Так,например, для сумматора десятичного кода (И = 10) необходимо 100 логическихэлементов И с двумя входами и 10 элементов ИЛИ с десятью входами. Применение такого сумматора для приведенногов табл, 2 кода требует еще дополнитель ного преобразования сигналов триггеров О - Ц в цифровые "0" - "9" и после 1 Бсуммирования обратного преобразования,Цель изобретения - сокращение количества оборудования. Для достижения поставленной цели,одноразрядный сумматор, содержащий матрицу элементов И, первые входы котоых соединены с первой группой входов матрицы, вторые входы - со вторыми группами входов матрицы, а выходы через группу элементов ИЛИ соединены с выходами матрицы, содержит блоки инвертирования, блок логического дешифрирования и блок сложения переноса, причем входы первого операнда сумматора подключены ко входам блока логического дешифрирования, выУоды которого соединены с первой группой входов матрицы, выходы которой подключены ко входам первого блока инвертирования, а вторая группа входов - с выходами второго блока инвертирования, входы которого подключены к выходам блока сложения переноса, входы которого подключены ко входам второго операнда сумматорауправляющие входы второго блока инвертирования и блока сложения переноса подключены ко входу переноса сумматора, управляющий вход первого блока инвертирования подключен к выходу управления блока логического дешифрирования.7 "346 ратной матрице 2 на вторых входах элементов И 6, 12, 18, 24, 30 имеются сигналы, код слагаемого В будет передан на выход сумматора сложения без иэ. менения, что соответствует сложению с 05Теперь рассмотрим работу сумматора, когда слагаемое А задается кодом для цифры "1" при С=О. оТак как цифра "1 нечетная, выходной сигнал блока 1 логического дешифрирования в соответствии с функцией (6) Г 1,Следовательно, блок 6 будет пропускать сигналы с входа на выход с инвертированием. При цифре "1 слагаемого 1 на выходной шине "1"У "6" блока 1 появляется сигнал, который поступает на вторые йивграмма 1 Передача с инвертированием 1 1 1 1 1 0 0 0 0 0 1 0 0 0 0 0 1 1 1 1 0 0 1 1 1 1 1 0 0 0 1 1 1. 0 0 0 0 0 1 1.0 0 0 0 1 1 1 1 1 0 Х 0" 1 2 . 3" 4" ",5" 6" "7 8 9" входы элементов И 36-40 блока 4 сложения переноса и управляющий вход блока 5,Работа блока 4 сложения переноса споследовательно соединенным с ним блоком 5 при этом полностью совпадает сдиаграммой 1 сложения с единицей, чтотребуется для правильного функционирования сумматора,Аналогичным образом можетбыть представлена работа сумматора, когда слагаемое А имеет цифру "2, В этом случае фО и блок 3 инвертирования осуществляет передачу сигналов с входа на выход 50 без изменения.На диаграмме 2 представлена работа сммвтора для этого случая.Работа сумматора при других цифрах слагаемого В очевидна из рассмотренных выше примеров.Если на сумматор подается сигнал переноса 6=1, то он поступает на первые За счет использования в схеме сумматора матрицы размером (п/2)ч(и2) происходит сокращение количества элементов,составляющих схему сумматора,1 1 0 1 0 0" О 1 0 1 0 9" 0 1 0 1 1 8 0 1 0 0 1 "7" 0 1 1 0 1 "6" 0 О 1 О 1 "5" 1 0 1 0 1 "4 1 0 1 0 0 "3 1 0 1 1 О 2 1 О О 1 О 1 81 8входы элементов И 7 13, 19, 25, 26квадратной матрицы 2. Через эти элементы И и последовательно соединенные с никими элементы ИЛИ входные сигналы передаются на выходные шины сумматорасложения в соответствии с диаграммой1, Элементы, осуществляющие передачус инвертированием кодов цифр слагаемого3 с входных шин сумматора на выходные, изображены на диаграмме крестиками в соответствующих узлах квадратнойсетки, С первой стороны квадратной сетки в столбцах представлены коды цифрслагаемого В от 0" до "9". Над квадратной сеткой в строках снизу вверх изображены коды цифр результата сложенияцифры 1" слагаемого Д с цифрами от734681 Диаграмма г л Передача без инвертирования Х 1 1 1 1 1 0 О 0 0 О 1 0 0 0 0 0 1 1 1 1 О 0 1 1 1 1 1 1 1 1 1 1 1 0 0 0 0 О 1 1 0 0 0 О 1 2Формула изобретения Одноразрядный сумматор, содержащий матрицу элементов И, первые входы которых соединены с первой группой входов матрицы, вторые входы - со вторыми группами входов матрицы, а выходы через группу элементов ИЛИ соединены с выходами матрицы, о т л и ч а ю щ и й с я тем, что, с целью сокращения количества оборудования, сумматор содержит блоки инвертирования, блок логического дешифрирования и блок сложения переноса, причем входы первого операнда сумматора 4 подключены ко входам блока логического дешифрирования, выходы которого соединены с первой группой входов матрицы, ,выходы которой подключены ко входам первого блока инвертирования, а вторая группа входов - с выходами второго блока инвертирования, входы которого подключены О О 1 О 1 1 О 1 О О" 0 1 О 1 0 "9"8 0 1 0 0 1 7 01101 "6" ОО 10 О 1 О 1 4 1 0 1 О 0 "3" 1 О 1 . 1 0 "2"0 1 1 1 1 1 0 3 4 5 6 7 8 9 к выходам блока сложения переноса, входы которого подключены ко входам второго операнда сумматора, управляющие входы второго блока инвертирования и блокасложения переноса подключены ко входупереноса сумматора, управляющий входпервого блока инвертирования подключенк выходу управления блока логическогодешифрирования,Источники информации,принятые во внимание при экспертизе1. Авторское свидетельство СССР532163, кл, Н 02 М 7/537, 1974.2. Авторское свидетельство СССР517124, кл. Н 02 М 7/537, 1974.3. Шагурин И. И. Транзисторно-транзисторные логические схемы. М., Сов,радио, 1974, с, 142,4. Карцев М. А, Арифметика цифровыхмашин, М"Наука, 1969, с, 177,рис, 2-21 (прототип).Составитель В, БерезкинРедактор В. Зарванская Техред,М. Кузьма Корре ож илиад ППП Патент, г. Ужгород, ул, Проектная з 2222/11 Тираж 751 ЦНИИПИ Государственног по делам изобретений 113035, Москва, Ж 35, Ра