Устройство для выполнения матричных операций

)5 6 06 Р 15/347 Е ПАТЕНТН ГОСУДАРСТВЕННОВЕДОМСТВО СССР(ГОСПАТЕНТ СССР) Я вычислител ьпользовано в нформаблоков 3 ительных 7, (К+1)-й ционные держит 2 изМ вычисл гистров информрвый инпамяти ПИСАНИЕ ИЗОВТОРСКОМУ, СВИДЕТЕЛЬ(72) В.А.Грачев, Г,А.Кухарев, Ю,А,Корякин и Б.Н.Тихонравов56) Кухарев Г,А, и др. Систолические процессоры для обработки сигналов. Минск; Беларусь, 1988, с, 29,Авторское свидетельство СССР В 1388897, кл, 6 06 Р 15/347, 1988.(54) УСТРОЙСТВО ДЛЯ ВЫПОЛНЕНИЯ МАТРИЧНЫХ ОПЕРАЦИЙ(57) Изобретение относится кной технике и может быть ис Изобретение относится к вычислительной технике и может быть использовано в специализированных системах цифровой обработки информации,Целью изобретения является расширение функциональных возможностей за счет вычисления всех собственных значений и соответствующих или собственных векторов матрицы.Цель решается путем введения архитектурных решений и технических средств реализации, обеспечивающих решение полной проблемы собственных значений. Для этого в устройство введена третья матрица - матрица резисторов и (И+1)-й вычислительный блок с соответствующими связями, а также особые архитектурные решения блоков памяти и вычислительных блоков первой и второй матриц.Сущность изобретения состоит в том, что для расширения функциональной возможности устройства введение И+1)-го выспециализированных системах цифровой обработки информации, основанной на решении полной проблемы собственных значений. Цель изобретения - расширение функциональных возможностей за счет вычисления всех собственных значений и соответствующих им собственных векторов матрицы. Цель достигается тем, что в устройство, содержащее матрицу й вычислительных блоков, матрицу М блоков памяти, введены матрица регистров и (И+1)-й вычислительный блок, позволяющие организовать вычисл ительн ы й процесс, обеспечивающий решение полной проблемы собственных значений степенным методом, 3 з,п. ф-лы, 4 ил. числительного блока позв нормы векторов и произв исчерпывания матриц. Кро ная матрица регистров о можн ость такой вычислительного процесс матрицы обрабатываются режиме с высокой эффекти зования вычислительногоИзобретение иллюстри нальной схемой (фиг.1) кон ра реализации; на фиг. 2, 3 функциональные схемы бл (И+1)-го вычислительных б венно,Устройство по фиг.1 со ционный вход 1, матрицу памяти, матрицу 4 из й блоков 5, матрицу 6 из ч ре вычислительный блок 8 и выходы 9 и 10, Причем пе онный выход )-го блока 3 оляет вычислятьодить операции ме того, введен- беспечивает возорганизации а при которомв конвейерном вностью испольресурса,руется функциокретного приме- и 4 представлены ока памяти, -го и локов соответст 180046245 50 55 плексоров, управляющие входы всех но мультиплексоров и синхровходы узлов па- со подключен к первому информационному входу О+1)-го блока 3 памяти, первый и второй информационные выходы )-го вычислительного блока 5 подключены соответственно к первому и второму информационным входам (+1)-го вычислительного блока 5, вторые информационные вход и выход 1-го (=1, М)блока 3 памяти подключены соответственно к третьим выходу и входу 1-го вычислительного блока 5, первый информационный вход первого блока 3 памяти является информационным входом 1 устройства, первый и второй информационные входы первого вычислительного блока 5 подключены соответственно к первому и второму информационным выходам (К+1)-го вычислительного блока 8, третий и четвертый информационные выходы которого являются соответственно первым 9 и вторым 10 выходами устройства, выход /.го регистра 7 подключен к входу 9+1)-го регистра 7, входу управления записью и чтением )-го блока 3 памяти и первому настроечному входу )-го вычислительного блока 5, выход й-го регистра 7 подключен к первому настроечному входу Й-го вычислительного блока 5 и входу управления записью и чтением й-го блока 3 памяти, вход первого регистра 7 подключен к первому настроечному выходу (И+1)-го вычислительного блока 8, второй настроечный выход которого подключен к вторым настроечным входам 1-х вычислительных блоков, четвертые информационные выходы которых подключены к информационному входу(И+1)-го вычислительного блока.Блок 3 памяти (фиг,З) содержит четыре мультиплексора 12, 13, 16, 17, два узла 14 и 15 памяти 0 ЕО. Причем информационные входы первого и второго узлов памяти подключены соответственно к выходам первого и второго мультиплексоров(12 и 13), выходы первого и второго узлов памяти подключены соответственно к первым и вторым информационным входам третьего и четвертого мультиплексоров, выход 20 третьего мультиплексора 16 является первым информационным выходом блока памяти, второй информационный выход 19 которого подключен к выходу четвертого мультиплексора и первым информационным входам первого и второго мультиплексоров, обьединенные вторые информационные входы которых являются вторым информационным входом 18 блока памяти, первый информационный вход 11 которого подключен к третьим информационным входам первого и второго мульти 5 10 15 20 25 30 35 40 мяти подключены к входу 21 управления записью и чтением блока памяти.Устройство (фиг.З) 1-го вычислительного блок состоит из шести регистров 27, 28, 29, 31, 36, 35, первого и второго мультиплексоров 30 и 33, умножителя 32, сумматора 34 и шинного формирователя 37, Причем информационные входы первого и второго регистров являются соответственно первым 23 и вторым 24 информационными входами вычислительного блока, выход первого регистра 27 является первым информационным выходом 38 вычислительного блока и соединен с информационным входом четвертого регистра 31, выход второго регистра 28 является вторым информационным выходом 39 вычислительного блока и подключен к первому входу умножителя 32, второй вход которого соединен с выходом первого мультиплексора 30, первые информационные входы первого 30 и второго 33 мультиплексоров объединены и подключены к выходу третьего регистра 29, информационный вход которого является третьим информационным входом 25 вычислительного блока, второй информационный вход первого мультиплексора 30 подключен к выходу четвертого регистра 31, второй информационный вход второго мультиплексора 33 соединен с информационным входом шинного формирователя 37 и выходом шестого регистра 35, информационный вход которого соединен с информационным входом пятого регистра 36 и выходом сумматора 34, первый и второй входы которого подключены соответственно к выходам второго мультиплексора 33 и умножителя 32, выход пятого регистра 36 является третьим выходом 40 вычислительного блока, четвертым выходом 41 которого является выход шинного. формирователя 37, настроечный вход вычислительного блока подключен к управляющим входам первого 30 и второго 33 мультиплексорови входам 26 управления шинного формирователя, синхровходам всех регистров, второй настроечный вход 42 вычислительного блока подключен к входу управления чтением первого регистра 27,Вычислительный блок (фиг,4) содержит узлы вычисления квадрата 53, квадратного корня 51 и обратной величины 50 числа, накапливающий сумматор 52, два регистра 46, 49, умножитель 47, мультиплексор 45, два узла 43, 48 памяти и блок 44 микропрограммного управления. Причем узел 53 вычисления квадрата числа, накапливающий сумматор 52, узел 51 вычисления квадратного корня числа, узел 50 вычисления обратй величины числа и первый регистр 46 единены последовательно, первый и второй входы умножителя 47 подключены соответственно к выходу первого регистра 46 и первому выходу второго узла 48 памяти, выход умножителя 47 подключен к первому информационному входу мультиплексора 45 и является четвертым информационным выходом 54(И+1)-го вычислительного блока, второй информационный вход и выход мультиплексора 45 подключены соответственно к выходу первого узла 43 памяти и третьему информационному выходу 56 (К+1)-го вычислительного блока, информационные входы второго узла 48 памяти и узла 53 вычисления квадрата числа объединены и являются информационным входом 56 вычислительного блока, второй информационный выход 57 которого подключен к второму выходу второго узла 48 памяти,Формула изобретения 1. Устройство для выполнения матричных операций, содержащее матрицу М блоков памяти и матрицу Й вычислительных блоков (й - размерность обрабатываемой матрицы), причем первый информационный выход)-го блока памяти(1=1, И) подключен к первому информационному входу Ц+1)-го блока памяти, первый и второй информационные выходы )-го вычислительного блока подключены соответственно к первому и второму информационным входам )+1)-го вычислительного блока, вторые информационные вход и выход 1-го (1=Г Й) блока памяти подключены соответственно к третьим выходу и входу 1-го вычислительного блока, первый информационный вход первого блока памяти является информационным входом устройства, отл и ч а ю щеес я тем, что, с целью расширения функциональных возможностей за счет вычисления всех собственных значений и соответствующих им собственных векторов матрицы, в устройство введены матрица Й регистров и (И+1)-й вычислительный блок, причем первый и второй информационные входы первого вычислительного блока подключены соответственно к первому и второму информационным выходам (И+1)-го вычислительного блока, третий и четвертый информационные выходы которого являются соответственно первым и вторым выходами устройства, выход )-го регистра подключен к выходу +1)-го регистра, входу управления записью чтением )-го блока памяти и первому настроечному входу)-го вычислительного блока, выход й-го регистра подключен к первому построечному входу вычислительного блока и входу управления записью чтением К-го блока памяти, вход первого регистра подключен к первому построечному выходу (И+1)-го вычислительно 10 15 20 25 30 35 40 45 50 55 го блока, второй построечный выход которого подключен к вторым построечным входам 1-х вычислительных блоков, четвертые информационные выходы которых подключеныы к информа цион ному входу (И+1)-го вычислительного блока,2. Устройство по п,1, о т л и ч а ю щ е ес я тем, что блок памяти содержит четыре мультиплексора, два узла памяти, причем информационные входы первого и второго узлов памяти подключены соответственно к выходам первого и второго мультиплексоров, выходы первого и второго узлов памяти подключены соответственно к первым и вторым информационным входам третьего и четвертого мультиплексоров, причем выход третьего мультиплексора является первым информационным выходом блока памяти, второй информационный выход которого подключен к выходу четвертого мультиплексора и первым информационным входам первого и второго мультиплексоров, объединенные вторые информационные входы которых являются вторым информационным входом блока памяти, первый информационный вход которого подключен к третьим информационным входам первого и второго мультиплексоров, управляющие входы всех мультиплексоров и синхровходы узлов памяти подключены к входу управления записью и считывания блока памяти.3. Устройство по п.1, о т л и ч а ю щ е ес я тем, что каждый 1-й вычислительный блок содержит шесть регистров, первый и второй мультиплексоры, умножитель, сумматор и шинный формирователь, причем информационные входы первого и второго регистров являются соответственно первым и вторым информационными входами вычислительного блока, выход первого регистра является первым информационным выходом вычислительного блока и соединен с информационным входом четвертого регистра, а выход второго регистра является вторым информационным выходом вычислительного блока и подключен к первому входу умножителя, второй вход которого соединен с выходом первого мультиплексора, первые информационные входы первого и второго мультиплексоров объединены и подключены к выходу третьего регистра, информационный вход которого является третьим информационным входом вычислительного блока, второй информационный вход первого мультиплексора подключен к выходу четвертого регистра, э второй информационный вход второго мультиплексора соединен с информационным входом шинного формирователя, выходом шестого регистра, информационный вход которогосоединен с информационным входом пятого регистра и выходом сумматора, первый и второй входы которого подключены соответственно к выходам второго мультиплексора и умножителя, выход пятого регистра является третьим информационным выходом вычислительного блока, четвертым выходом которого является выход шинного формирователя, построечный вход вычислительного блока подключен к управляющим входам первого и второго мультиплексоров и входом управления шинного формирователя, синхровходам всех регистров, второй построечный вход вычислительного блока подключен к входу управления чтением первого регистра.4. Устройство по п.1, о т л и ч а ю щ е ес я тем, что (И+1)-й вычислительный блок содержит узлы вычисления квадрата, квадратного корня и обратной величины числа, накапливающий сумматор, два регистра, умножитель, мультиплеКсор, два узла памяти и блок микропрограммного управления, причем узел вычисления квадрата числа, накапливающий сумматор, узел вычисления квадратного корня, узел вычисления обратной величины числа и первый регистр соединены последовательно, первый и второй входы умножителя подключены соответст венно к выходу первого регистра и первомувыходу второго узла памяти, выход умножителя подключен к первому информационному входу мультиплексора и является четвертым информационным выходом 10 (К+1)-го вычислительного блока, первый информационный выход которого подключен к выходу второго регистра, информационный вход которого подключен к выходу узла вычисления квадратного корня, второй инфор мационный вход и выход мультиплексораподключены соответственно к выходу первого узла памяти и третьему информационному выходу (И+1)-го вычислительного блока, информационные входы второго узла 20 памяти и узла вычисления квадрата числаобъединены и являются информационным входом(И+1)-го вычислительного блока, второй информационный выход которого подключен к второму выходу второго узла 25 памяти.1800462 аг 4 оставитель Л,Синолицынаехред М.Моргентал Корректор Н.Гунько актор ка енно-издательский комбинат "Патент", г. Ужгород, ул.Гагарина, 101 ои 6 Тираж Подписное ПИ Государственного комитета по изобретениям и открытиям при ГКНТ СС 113035, Москва, Ж, Раушская наб., 4/5