Устройство для арифметического разложения логических функций

СОЮЗ СОВЕТСНИХСОЦИАУ 1 ИСТИЧЕСНИХРЕСПУБЛИН 5 О Об5 тт 0 СУДАРСТВЕННЫЙ НОМИТЕТИЗОБРЕТЕНИЯМ И ОТНРЫТИЯМИ ПСНТ СССР К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ ь информациитры б. Послелб оты ус тр ой с т -1 регистрах 6циснты зрифметигеской Лункггг 1 и.03,91, аког,Б.Лвгул 1 В.теневцт и 1.Л1. 3 (О 13, Я) рого происх в триггер 5 злпирегит ттгтолаф гп ол не и( Уп 11 У 11 тг ор ов риг удут записаныЕСКОГО ПО:1 ЦЦО."1 Л4 ил., 1 табл Г 1(56) глухарев .Л трттггченко Л,бО В,11. С 1 СТ 1111 цтто Г 11 Е ПрОцт С -для обработки сиг 1(ллт в. - .инск,с .О 2-О 5, р 1с., тт . т . 1 2 .Лвтт 1 рскос сгцггтте,11 ствт СГ СР 1 г 1203511, к 1, О Об Р 7/38, 1981, (54) УСТРО 1 СТБГ 1;15 ЛИттт 11.ТИ 1.С 1;ОГО РЛЗЛОЖГ 11 ИЯ ЛОГтЕС(Ил тттуЕИ 1 (.7) Изобрет егцге от цттситс я к вьгцс тштельцой техник( и может бить испо зовано для построения 3 Г 11 и спеп- ПРО 1 гЕССОРОВ С СИСТЕЫО 11 К 11 Г 1 ЛЦтГ ВЫСОКОГо уровня орисцтнровл 11 ю 1 х 11 л к 11 лссы решаемых задач. 1 етль и . Грс.тенин РасшиРецие области испсг 1 гтзовлциЯ. УСТРОйгтВ ДЛЯ ЛРИА 11 ЕТтт ЕСКОГО РЛЗЛОжЕцця ЛОГИЧЕСКцХ туцК 1 Г 111 и ПсрЕМЕН- цых содержит счс 1 пк 1 т 1 е 1 зиттрлтор 2,г элемент - 1 комму Гс 1 тт 1 рон ч 1 типа И-ИЛИ, 5, 2 - 1, регпст, ирттг б, 2 " .ателег 7, три упра вггяютсих в ЯО, 2 и 11(1 орма пи о ив.,яных входовстройство работает следуюим образом, 1 л ицАормодионцыеп входы 11 ус т ойствл подаетея 2 -ра рядць 1 й булев, вектор Ы (Р) - гблица истинности рлзплглемоп логической Ауцкдии и перегенных Р, нл пер - вый управляюггиг вход 8 подается импульс, по заднетгу Р 1 ронту ко-.орого происходит обцтление с тетчикл, на второй управляюггг 1 вход 9 - импульс, ПЕРЕВОДЯГГГ" СЧС тЧИ 1( В тлгЕРЕт 1 НОЕ СО- стояние ч 1 третий упрлвляюР 1111 вход 1 О - цттпу;1 ьс, по заднему ттроцту кото 11 еркСОР1933,ьо И 3, 2 триггер вьгчи т хода11 з ИСАНИЕ ИЗОБРЕТЕНИ/а(с) г2 45 х=1 - х; Ху =х у; ху=х+у - х,у; ху = х+ у - 2 ху Изобретение относится к вычислительной технике и может быть использовано для построения ЭВМ и специализированных процессоров с системойкоманд высокого уровня, ориентированной на классы ренаемых задач.Пель изобретения - расширениеобласти использования за счет возможности арифметического разложения логических функций.На фиг,1 представлена структурнаясхема устройства для арифметическогоразложения логических функций прии = 3; на фиг,2 - Функциональная схема первого коммутатора при п = 3; нафиг.3 - функциональная схема второгокоммутатора при п = 3;на фиг.4 - операционный граф алгоритма ари 61 етического разложения логических функцийдля рассматриваемого примера.Устройство (Лиг,1) содержит счетчик 1, деггифратор 2, элемент И 3,2 - 1=7 коммутаторов 4 -4 , тригг еро5, 2 -1=7 регистров, 6-6 т, 2 = 4 25вычитателя 7- 74, вход 8 разрешенияобнуления, вход 9 разрешения счета,тактовый вход 10,= 8 информационных входов 11 - 11 .Первый коимутатор (Лиг.2) содержит 30четыре элемента И-И 11 И 12- 1.4, п ++ 1 = 4 управляющих входа 13 - 134,три группы информационных входов14 - 144, 15 - 15 и 16 - 16 ичетыре выхода 17- 174.Второй коммутатор (Лиг . 3) содержитчетыре элемента И 18, - 184, элементИ-ИЛИ 19, элемент НЕ 20, управляюгргйвход 21, информационный вход 2,группу информационных входов 2324, пять выходов 24- 24,Принцип работы устройства основанна замене логических операций арифметическими. Очевидно, имеет место где х, у Е 0,1,Если в некоторои выражении логической функции Г сделать замену логических операций арифметическими согласно (1), то после приведения подобцых членов получаем арифметическийполином 0(Р) функции Г.В общем случае для логическойфункции и переменггьгх Р = Р (х х,х) арифметический полицои имеетвид 2-1ьГ.(Р) = Г р КГ х , (2) где Ф(К) = (ск ск,К 1и-разрядный двоичныйэквивалент числа К,т,е. л гг-.К =г 1 ф 2 : для любойпеременной х (1 = 1, 2и) имеетместо р(Р) = (ро, рр и. .1 - векторкоэффициентов арцфиетическог о попгнома.Как следует цз , полццои 0(Р) при п = 3 имеет вид 0(Г) ро+ р,х + р х ++ Рхгх + Вгх,хатха,Следует также отметить, что рЕЕ 0,1), а конъюнкция ранга с (г- 1, 2п) имеет коэффициент а(г),для которого справед гидо Кроие того, нетрудно установить,ггФчто ." .р = Г = (1,11) ц Р(г 1 од), гд е 1; - коэффцци Рцт г-го слагаемого полицома 7 егалкица Р(Г) функции Г и 1 = 0,17."-1.Исходным для нахождения вектор коэФфициентов арцфиетцч ес кого полицома 0(Р) логической функции ГЕ (х ху в . ф хг 1, Является РР тлб 11 ц -1 а истиццосги Я(Р) = (Сдо, Г 1 ф,., Ы,1), где Я, - значение Р ца 1-инаборе значений переменных хГ,х, и г = О 12 - 1Метод нахождения вектора Н(Г) заключается в следующем; полагаем,что Н = (Ь , Ь оЬ ) =63(К), формируем последовательность векторовя. иНН, где коггпоненты нектора Н 1 -- (Ь ЬУ) вычисляютсяьпо формулам 1 О 1 1-Ь = Ь1 в Ф 1 Яв ф т1-1Ь =Ь Ь(4) 15п, ) -(где ш = 2 , 1 = О, 1 2 -1,тогла Н = В(Р),Счетчик 1 имеет разрядность, ра вную г1 о 1; (п+1) , где п - количество переменньгх разлагаемой логическойФункции. Состояние счетчика определяется лешиАратором 2, который преобразует позицггонный двоичный кол состояния счетчика в унитарный код на своем выходе, Сигнал на 1-и (1 = 1,2 п+1) выходе делиЬратораобеспечива -ет подключение соответствуюпПгх компоЕ цент вектора Н к входам регистров, непосредственно запись в которые происходит в момент окончания тактовых импульсов, полающнхся на тактовьпй вход 10.Триггер 5 и регистры 6- 6 г служате для хранения компонент векторов И (1 = 1, 2 п+ 1) . Поскольку Ь, = Гдо,е- то для хранения этого компонента достаточно одного триггера, состояние которого в процессе работы не изменя ется. Занесение информации в триггер 5 осуществляется в начале работы устройства после обну,:ения счетчика 1 по заднему фронту первого тактового импульса, подаваемого на так товый вход 1 устройства. В качестве триггера 5 в устройстве может бытьиспользован синхронный двухступенчатый Э-триггер, Компоненты векторовН 1 (кроме Ь,) представляют собой це - лые числа как положительные, т и отрицательные, где= 1,2и.Для хранения в регистрах и выполнения операции вычитания компоненты Ьи(3 = 1,2 п; р = ,32 ) представляются в дополнительном коде, причем под знак отводится один разряд.С учетом знакового разряда и соотношения (3) разрядность регистров для хранения результатов промелуточных вычислений и коэд)Л 1 гциентов 8Г, в е будет равна и+1, бит,разрядность ре - гистра для хранения коэЬАициеитов д- и+2 бит. Так, дпя рассматриваемого примера (и = 3, Лиг.1) разрядность регистров 6, - 6 ь равна 4 бит, разрядность регистра б - 5 бит.Регистры строятся на основе двух ступенчатых синхронных триггеров, запись информации в которые осуществляется по заднему фронту тактовых импульсов, подаваемьгх на тактовый вход 10.Вычитатели 7 1 - 74 имеют разрядность, равную разрядности соответствующих регистров, подключаемых к их входам, прич с и в вычитании участвуют все разряды, включая знаковый. При этом элеи из знакового разряда блокируется (т,е, не используется), чем достигается автоматическое Аормирование дополнительного кода разрядности, начиня я с и ер ного такта вычислений. Вычитатели комбинационные, пар алл ел ь ног о тина .Коммута торы 4- 4 г клас сические, типа И-ИЛИ, Их управляюггие входысоединены с соответствующгг 1 ги вьгходами деппИратора 2, а инес рмационцые - с выходами соответствующих регистров и вычитателей. Подключение входон/выходов коммутаторов следует из операционного граАа алгоритма (фиг. 4) с учетом его и-тактовой реалиИ -зации на олпом столбце из 2 вычитателей. Соединение второй группы информационных входов коммутаторов при разрешающем сигнале на втором, третьем и четвертом выходах ЛешиАратора 2 (соответственно состояния счетчика 00101 Г),011) отмечено на Лиг,1. Коммутаторы по управляющим входам являются (п+1) -канальными, канальность по информационным входам определяется разрядностью соответствующих регистров.В качестве примера на Лиг.2 представлена Аункциональцая схема первого .коммутатора 4, содержащего четыре элемента И-ИЛ 1 121 - 1. (по числу разрядов регистра 6);и+1=4 управляющих входа 13- 134, на которые подаются соответственно сигналы ЪЪ с выходов лелийратора 2, где 1 (1 = О, 1, 2, 3) - сигнал на (1+1) -м выходе делиАратора 2, соответствуюггий состоянию 1 счетчика 1.(О, 1,0, 1,1,0, 0,1); (0,1,0,1,1,1,0,0); Н1 55 При Ь = 1 к входаи коммутатора4 подключаются вьходь 14 - 14,вычитателя 7; при Ь = 1 - выходы15( - 154 вьг 1 итателя 73 при Ь з = 15выходы 16 - 164 регистра 66. Выходы17 - 174 коммутатора 46 соединеныс информЛционными входами регистра 6.Коммута т орн 4 - 4и иеют а пал огичную структуру, Несколько отличается структура коммутатора 47 (Фиг.3),поскольку вторая группа его информационных входов 3 - 23соединенатолько с выходами внчитателя 7, Управляющий вход 21 коммутатора соединен с первым выходом дегыфратора 2.При этом при Ь, = 1 обеспечиваетсяподключение информационного входа 22первой группы к младшему разряду регистра 6, в которнй по первому тактовому импульсу заносится коипонентЬ =Я вектора Н . При Ь,ЧЬ ЧЬ = 1(что эквивалентно Ь = 1) втораягруппа информационных входов 323 подключается к выходам 24- 24 25коммутатора, тем самым обеспечиваязапись информации в регистр 6 Г свыходов вычитателя 7 ц по заднему фронту второго, третьего и четвертого тактовых импульсов, подаваемых на вход 10.Как следует из фиг,2 и 3, запись вектора Я(Г) в регистры 6 - 67 осуществляется таким образом,что компонент Я(с = 1, 27) записывается в младший разряд регистра 6, в остальные разряды которого записывают - ся нули, т.е. содеркимое регистра 6 равно (ОООЯ, причем старший разряд регистра - зцаковьп,В качестве примера использования формул (4) рассмотрим последовательность шагов для построения полинома С(Г) логической функции трех переменных Г = Г(х, х , х), заданной таблицей истинности Я(Г) = ( О, 1, О, 1, 1, О, О, 1) . В таком случае имеем следующуюпоследовательность векторов: Нф " (0,1,0,0,1-1,-11);(0,1,0,0,1 -2, -1,2),д(Г) = (О 1,0 О 1 -2, - 1,2) н С(Г) = х з + х, - 2 х,хз - х,х ф Операционный граф алгоритма арифметического разложения логических функций при и = 3 представлен на фиг.4. Вершины графа соответствуют выполнению операций вьиитания, гункционирование устройства основано на п-тактной реализации операционного графа алгоритма, причем на 1-м (31, 2,п) такте устройство преобразует вектор Н "в вектор Н.Работу устройства рассмотрим подробно на примере его построения при и = 3 (фиг.1).На вход разрешения оГцуления подается импульс, по заднему фронту которого происходит обнуление счетчика 1. При этом ца первом выходе дешифратора 2 появляется сигнал логической единицы, разрегавгий прием иц - формации в триггер 5 ц регистры 6, -6 через коммутаторы 4, -4, с ин формационных входов 11 - 118 устройства, на которые подаются соответственно компоненты Я - Я вектора зна - пений преобразуеиоц логической функции трех переменных. На тактовый вход 10 подается тактовый импульс, по зад нему Фронту которого непосредственно значения Яо - Я с инФормационных входов 11 - 118 у( тройства заносятся в триггер 5 и регистры 6 - бг, Отметим, что в тригт ере 5 и регистрах 6 - 6 будет следуггее распределени е и нформа ции. 5 о бо бо "о бо бо бо Ьа "6 13 Ь 7 Ь 4 ЬВ Ф) (4) й 6 ( 3 1)Очевидно, на выходах внчитателей 7 - 7, буду. сформированы н дополнительном коде соответственно компоненты Ь Ь вектора ННа вход 9 разрешения счета пода - ется импульс, переводягрй счетчик 2 в очередное состояние (счетчцк переходит нз состояния О 00 в состояние 001) .На втором выходе дешифрато1633388 6 67 Номер такта Состояние Состояниесчет- чика 52 6 Э 6 6,бб триггера ОООО ОООО Ло Ьо 6 ООО 0001 Ьо27 ООО 1 0000 0000 0001 1110 1111 Ь Э з л, ь, ра 2 появляется сигнал, разрешаюгнй через коммутаторы 4, - 47 запись компонент вектора Н в регистры 6, 6. Непосредственно эта запись про 5 исходит по заднему фронту второго тактового импульса, подаваемого на тактовый вход О.Распределение инормации г, триггерее 5 и н регистрах 6- 6 у следующее: 5 6 бд бз 6 6 66 67(Ь ЬЭ 7 Ь 4 Ь 7 6 Ь 815Далее работа устройства происходит аналогичным образом. На нход 9 разрешения счета подается очередной импульс, перенодягий счетчик 1 из состояния 001 в состояние 010. 20 На третьем выходе дегяфратора 2 появляется разрешаюгий сигнал и по заднему фронту тактового импульса, поступившего с тактового входа 10, компоненты вектора Н заносятся в регистры 6 - 6.Распределение информации н триггере 5 и в регистрах 61 -6 т имеет вщ Работа устройства может быть также пояснена с помогьи приводимой бли 50 цы, в которой представлено содержимое регистрй 61 -67 на каждом тактевычислений. Содержимое регистровфиксируется на момент окончания соответстнуюгего тактового импульса, поступившего на вход 10 (эти импульсы поступают после установки счетчика 1 в очередное состояние 00, 01,5 6, 67 63 64 6 66 6 С приходом третьего импульса на вход 9 разрешения счета счетчик 1 переходит из состояния 010 в состояние 011,На четвертом выходе дешифратора 2 появляется разрешаюгий сигнал и по окончании тактового импульса на тактовом входе 1 О в регистры 6 6 будут записаны компоненты векто 3ра Н , которые и являются коэффициентами арифметическо о полинома; 5 Э 6 Э 62 6 Э 6 Э 6 Э ЬУ Ьз Ь 4. Ь Ь 6 Ь 7 Ь 8(8) Ь) (Р ) (ГЭ) (84) (Г. ) (а 6) (г ) Лри произвольном значении и устройство работает аналогично. Таблица работы устройства для рассматриваемого примера: Содержимое регистров 1 О, 11). Числа н регистрах 6- бт представлены н дополнительном коде, причем первый (старший 1 разряд - знаковый. В качестве примера таблица отражает работу устройства на рассмотренном примере разложения в арифметический полином логической функции Г = Г(х, х, хз ), у которой 6 З (ИИз таблицы следует:(1001)2 пр 1 а вК, == (0010) 20 Тогда д(Г) = (0,1,0,0,1,-2, - 1,2) . Формула изобретенияУстройство для арифметического разложения логических функций, содержащее и вычитателей (п - количество переменных разлагаемой логической функции) 2 п регистров, и коммутаторов и триггер, причем тактовый вход 1-го регистра (1 = 1,2 п) соединен с тактовым входом устройства, о т л и ч а ю щ е е с я тем, что, с целью расширения области использования эа счет возможности арифметического35 разложения логических функций, оно содержит счетчик, дешифратор, элемент И, дополнительно с (2 п + 1)-го по и+ 1)-го по (2 " ) вычитатепей, причем вход установки в "0" счетчикасоединен с входом разрешения обнуления устройства, вход разрешения счетакоторого соединен с входом разрешения счета счетчика, выход которогосоединен с входом денифратора, выходкоторого соединен с управляюмвходом 1-го коммутатора (х = 1,2" - 1) и первым входом элемента 1,выход которого соединен с тактовымвходом триггера, второй вход элемента И соединен с тактовыми входамид-го регистра, первый информационныйвход устройства соединен с информационным входом триггера ( 4 1)-й информационный вход устройства соединенс первым информационным входом -гокоммутатора, выход которого соединенс информационным входом -го регистра, выход триггера соединен с входом вычитаемого первого вычитателя,вход уменьшаемого которого соединенс выходом первого регистра, вход вычитаемого (1 + 1)-го вычитателя (11, 2"- 1) соединен с выходом2-го регистра, вход уменьшаемого1633388Составитель В.Сорокин Редактор С.Пекарь техред М.Дидык Корректор Т.Малец Заказ 617 тираж 400 Подписное БНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР113035, Москва, Ж, Раушская наб., д, 4/5 Произв царственно-издательский комбинат "Патент", г, Ужгород, ул, Гагарина, 101