Способ изготовления матричного накопителя для постоянного запоминающего устройства

кремния, первый поликремццевый легированный слой, поликремнцевые шины,поликремццевые электроды 8, третийдиэлектрический слой 9, второй поли"кремниевый легированный слой, адрес"ные попикремциевые шины 10, третьямаска иэ фоторезистивного слоя 11,третий диффузионный слой 12 второготипа проводимости, четвертый диэлек"трический слой 13 иэ фосфоро-силикатного стекла, металлический слой,разрядные металлические шины 14.При изготовлении матричного нако"пцтеля наносят на.поверхность полупроводииковой подложки 1 первого типа проводимости первую маску иэ диэлектрических слоев 2, 3 из двуокисикремния ц цитрида кремния соответст-.венно, лсгируют через отверстия маски примесью для образования первогодиффузионного слоя 4 первого типа .проводимости (см, фпг,4),Наносят первый диэлектрическийслой 5 из двуокиси кремния на .поверхность полупроводниковой подложкиудаляют первую маску, проводят легцровацце поимесью для образованиявторого диффузиоциого слоя б первоготциа цронодцмости (см, Фиг, 5). Наносят второй диэлектоический слой 7иэ двуокиси кремния на поверхность .,полупроводниковой подложки 1, наносят первый легированный слой кэ полцкремцця на понерхцости первого инторого диэлектрических слоев 5, 7н формируют в нем первые, вторые краяполикрсмниевых электродов 8 (см.фиг. 6, сечение Л"Л) и их четвертыекрая (см, фцг,б, сечение Ь"Б), снимают второй диэлектрический слой дополупроводниковой подложки ца областях, свободных от полцкремнцевыхэлектродов 8 (см. Фиг,7) и наносяттретий диэлектрический слой 9 на по-лерхности,иолцкремцценых электродовЛ8, первого и торцов второго диэлектрических слоев 5, 7 (см. фиг. 8), наповерхность слоя 7 наносят второйлегированный слой иэ поликремция,формируют в цем одни края адресных поликремниевых шиц 10, торцы в третьемдиэлектрическом слое 9 и третьи краяполцкремнценых электродов 8, совмеа,енные с одними краями адресных поликремниевых. шин 10 (см. фиг. 9).Наносят вторую маску из фотореэис"тинного слоя 11 на поверхности адрес-ных поликремциеных шци 1 О, первого и второго диэлектрических слоев 5, 7,на края с одной стороны адресных поликремниевых шин 10, торцы третьего.диэлектрического слоя 9, третьи краяполикремниевых электродов 8, прова"дят через маску травление адресныхполикремниевых шин,10, формируют ихдругие края и затем проводят трав ление первого диэлектрического слоя5 до поверхности полупроводниковой,подложки 1 (см. фиг, 10, сечение В"В),После удаления второй маски изслоя 11 фоторезиста проводят легирование примесью для образования третьего диффузионного слоя 12 второго типа проводимости, наносят четвертыйдиэлектрический слой 13 из фосфоро"силикатного стекпа на поверхности ад ресных поликремниевых шин 10, полупроводниковой подложки 1, первого ди-электрического слоя 5, края адресныхполикремниевых шин 1 О, торцы третье 4. го диэлектрического слоя 9, края по-.25 ликремццевых электродов 8, формируютв четвертом диэлектрическом слое 13отверстия, наносят металлический слой14 на поверхность четвертого диэлект-рического слоя 13, полупроводниковойподложки 1, формируют в нем разрядные металлические шины 14.Матричный накопитель выполнен налавинно-цнжекционных электрически программируемых запоминающих транзисто-35рах с плавающими и управляющими затворами, сохраняющие информацию приотключении источника питания, стираемые облучением их ультрафиолетовым излучением, включенные последовательно с адресными ИДЛ-транзисторами,Поликремнцевые электроды 8 являются плавающими затворами, адресныешины 10 - управляющими затворами запоминающих транзисторови затворамиадресных МДП-транзисторов, третийдиффузионный слой 12 второго типапроводимости, с которым соединеныразрядные металлические шины 14, является стоком запоминающих траМзисторов, третий диффузионный слой 12второго типа проводимости, размещен" ный между адресными поликремниевыми шинами 1 О, является истоком адресных КЯ 1-транзисторов, общей шиной матрич" ного накопителя,Работа матричного накопителя заключается в следующем, После длительно" го (30 ьин) облучения матричного накопителя ультрафиолетовым излучением28735 5 16пороговые напряжения всех запоминаю"щих транзисторов циэкце (1-2 В),таккак с поликремниевых электродов уда-лен заряд электронов,Дпя программирования выбранныхзапоминающих транзисторов на выбранную адресную поликремниевую шину 1.0подают высокое положительное импульсное напряжение (12 В, 10 мс), на ос, тальные адресные поликремниевые шины 10 - нулевое напряжение.На, выбранные разрядные металлические шины 14 подают через нагрузкианалогичные положительные высокие импульсные напряжения, на невыбранныеразрядные металлические шины 4 - нулевое напряжение.На общую диффузионную шину (12)второго типа проводимости подают нулевое или низкое положительное напря-.жение (1-2 В) относительно полупроводниковой подложки 1,За счет подачи высоких положительных напряжений на управляющие затворы и стоки выбранных запоминающихтранзисторов (нцзкое " на истоки адресных ИДП-транзисторов) через нихпротекают токи, инжектируя "горячие"электроны в запоминающих транзисторах, которые захватьеваются поликремниевыми электродами, увеличивая величину порогового напряжения запоминающих транзисторов до величины б9 В и более.Состояния остальных запоминающихтранзисторов сохраняются неизменными из-эа нулевого напряжения или наадресных поликреиниевых шинах 10 илиразрядных металлических шинах 14,В режиме считывания информации навыбранные ц цевыбраццые запоминающие транзисторы подается положительное импульсное напряжение аналогично, как при программировании, но малой величины и длительности (+5 В,300 нс),Если напряжение ца управляющемзатворе выбранного запоминающеготранзистора це превышает (превышает)величины порогового напряжения, точерез них и выбранные разрядные шины14 ток це протекает (протекает), чтоэквивалентно нулевому (единичному)состоянию выбранных запомиееаеощцх транзисторов,Основным преимуществом предложенного способа изготовления матричногонакопителя является повышение выхода годных за счет цсключенеел подтравли-.дания второго ц третьего диэлектрических слоев под и цад четвертьемеекраями полцкремццевых электродов, таккак четвертые края полцкремццевыхэлектродов сформированы до формирования адресных полеекремееееевьех ши иудалены от их краев, н кроме того,повышение быстродействия прц считывании инФормации за счет включенияадресноГО ИДП-трацэеестора послЕдовательно с запоминающим транзистором.В результате этого обеспечивается по"вышецие тока ячейки памяти в 2-3 разав режиме считывания информации, увеличение напряжения отпирания по стокупри более высокой передаче цаееряженцясо стока на поликремциевый электрод20 для запоминающего транзистора, чтопозволяет улучшить программирующие имаскирующие свойства запоминающеготранзистора, также приводящие к увеличению выхода годных.25 В настоящее время отрабатываетсясхемотехника и технология изготовления по предлагаемому способу СППЗУс информационной емкостью 65 кбнт сплощадью ячейки памяти 36 мкм прц30. 2 мкм норме проектироваееия, разрабатываются дополнительные Фотошаблоцывместо имеющихся для экспериментального подтверждения улучшения технических характеристик, в том числе35быстродействия прц счеетееваеееее цееформации, улучшения программирующих цмаскирующих свойств Обеспечееваеатехповышение выхода годных н надежностиработы,Фориула изобретения Способ изготовлецця матричного накопителя для постоянного заееомеенаю 5 щего устройства, включающеей цацесецце первой маски цз диэлектрическихслоев из двуокиси кремния ц ццтрцдаКРЕМНИЯ Ца ПОВЕРХНОСТЬ ПОЛУпРОВОДнцковои подложки первого типа проводимости, легцровацце через отверстеел маски примесью для Образования первого диффузионного слоя первого тина проводимости, цаееесецце первОГО диэлектрического слоя цэ двуокиси крем- НЦЯ Ца ПОВЕРХНОСТЬ еЕОЛУЦРОВОДЦЦКОВой подложк;е, удаление псрвой маски, легированке примесью для Образованиявторого диффузионного слоя первого1 типа проводимости, еы Рес сееце ВторОГОдиэлектрического слоя из двуокисикремния на поверхность полупроводниковой подложки, нанесение первого ле"гированного спол иэ поликремния. наповерхности первого и второго диэлек"трических слоев и формирование в немпервых и вторых краев поликремниевых.электродов, иапесеиие третьего ди.электрического слоя на понерхность щполикреиниевых электродов, нанесениевторого легированного слоя из поликремния на поверхности первого итретьего диэлектрических слоев, формирование в ием одних краев адресныхполикремниевых иии, одних торцов втретьем диэлектрическом слое, третьих краев поликрепиевых электродов,совмещенных с одними краями адреспыхполнкремииевых пиннанесение второй2 Омаски иэ слоя Фоторезиста на поверх"ности первого и второго дизлектричес" :кнх слоев и адресных поликремниевыхшин, с одной стороны на края адресныхполикремииевых шин, торцы третьего ди электрического слоя, края поликремниевых электродов, травление первогодиэлектрического слоя через отверстияэтой маски до поверхности полупроводниковой подложки, удаление второй мас-ЗОки из фотореэиста, легирование черезотверстия в диэлектрических слояхпримесью для образования третьего диффузионного слоя второго типа проводимости, нанесение четвертого диэлект,рического слоя из Фосфоро-силикатногостекла на поверхности, адресных поликремниевых шин, полупроводниковой подложки, первого диэлектрического слоя,Формирование в ием отверстий,. нанесение металлического слоя на поверхности четвертого диэлектрического слоя и,полупроводниковой подложки в отверстиях в четвертом диэлектрическом слое,формирование в нем разрядных металлических шин, о т л и ч а ю щ.и й с ятем, что, с целью повышения выходагодных за счет уменьшения подтравливания второго и третьего диэлектри",ческих слоев под и иад четвертыми краями поликремииевых электродов, посленанесения первого.поликремниевогослоя одновременно формируют в немчетвертые края поликремниевых электродов, после чего удаляют второй ди."электрический слой на областях, незакрытых поликремниевыми электродами,и наносят третий диэлектрический слойни поверхность полупроводниковой подложки и четвертые края поликремниевыхэлектродов, после нанесения второймаски из слой фоторезиста формируютдругие края адресных поликремниевыхшин во втором поликремниевом слое,совмещенные с краями первого диэлект-рического слоя., 1628135аказ 4059 В Г тел ьс кий комбинат "Патент", г. Ужго Производственн л. Гагарина, 1 О Тирав арственного комите 113035, МоскваПодписноепо изобретениям и открытиям при ГКНТ ССС