Устройство для отладки программно-аппаратных блоков

(191 111 9228 067112 с ЗОБРЕТЕН СА ЬСТВ В 46 А,В,Андрющенко,В.Палагин,.В.Яцеленко8) стемы програмд ред.атомиздат,Мдсгозуз 1 еш п сгсиС рега 1 п пзСгис 1 хопз, - Яапп 1 е 1. Согр., 1980, р,311. Изобретениеельной техник чи ели испол носится к Сл Ю Ж и может бытьботке микроконти других средстники на основе ловано при разр еров, микроЭВМ числительной те норопроцессоров.ения - сокращение ных ми ри стал Целпаратуры фиг, 1 и 2 приведена схемладки программн аппаоис тны а дляблоков держи1 Предлагаемое устроиство с с первого по шестой дешифрато первый 7 и второй 8 счетчики и с первого по четвертый блоки оперативной памяти, мультийл первый 14 и второй 15 элемен элемент И-ИЛИ-НЕ 16, с перво четвертый триггеры 17-20, эл р 1 6,мпуль сов,9-12ексор 13ты И,го поемент ГОСУДАРСТВЕННЫЙ КОМИТЕТПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯПРИ ГКНТ СССР Н АВТОРСКОМУ С(54) УСТРОЙСТВО ДЛЯ ОТЛАДКИ ПРОГРАМ, МНО-АППАРАТЕ 1 Х БЛОКОВ(57) Изобретение относится к вычислительной технике. Оно позволяет сократить затраты аппаратуры в устройстве для отладки программно-аппаратных блоков, Устройство содержит шесть дешифраторов, два счетчика импульсов, четыре блока оперативной памяти, мультиплексор, два элемента И, элемент И-ИЛИ-НЕс четыре триггера, элемент . ИПИ, девять блоков элементов Й, Сокращение аппаратных затрат достигается за счет новых функциональных связей между элементами устройства, 2 ил,21, с первого по девятый блоки 22-30 элементов И, входы 31-33 соответственно записи и сброса, выходы 34-36 соответственно сброса, немаскируемого прерывания и блокировки памяти, входы- выходы 37-38 чтения и записи соответственно первую 39 и вторую 40 группы информационных входов-выходов, группу адресных входов 41, группу адресных .входов-выходов 42, с первого по пятый. выходы 43-47 шестого дешифратора, с первого по четвертый выходы 48 - 51 первого блока оперативной памяти, с первого по четвертый выходы 52-53 третьего дешифратора, первый 56 и второй 57 выходы четвертого блока элементов И, выход 58, группу выходов 59 и вход 60 обращения второго блока оперативной памяти, вторую 61 и третью529228 62 двунаправленные магистрали, первый63, второй 64 и третий 65 выходычетвертого дешифратора, с первого попятый выходы 66 пятого дешифратора иуправляющий вход 71 мультиплексора 13,Работает устройство в одном изтрех режимов: управления во время которого управляющая ЭВМ программирует внутренние программно доступные узлы устройства и отлаживаемого устройства,а также читает из них полученную вовремя отладки информацию;,загрузки, во время которого процессор отлакиваемого устройства выполняет программу начальных устано -вок своих внутренних узлов и программу сохранения их значения;прогона отлаживаемой программы, во 20,время которого устройство запоминает,информацию с магистрали адреса (МА)и магистрали данных; ( МД) отлаживае -мого устройства, а также производят,ее сравнение с заранее заданной с 25целью прекращения прогона программыпри достижении заданных условий.Режим управления,Импульсный сигнал уровня "0",. появ.,яющийся на входе признака сброса,страйства при нажатии кнопки началь, ной установки на пульте управляющеиЭВЯ, запоминается триггером 17, Приэтом сигнал с его инвег оного выходавоздействует на триггер 20, черезэлемент И 15 на трипер 19, с выхода признака Сброса устройства на одноименных вход отлаживаемого устройтва, выполняя их начальную установку,на соответствующие входы ьторого элемента И элемента И-ИЛИ-НЕ 16 и де:.пифратора 3, запрещая их работу, а также на соответствующий вход дешифратора 6, разрешая его работу, Сигналс выхода триггера 19 поступает навход обращещя блока 10 разрешая егоработу. и на второй вход элементаИЛИ 21, разрешая прохождение черезнего сигнала записи на вход записиблока 11.После окончания сигнала сброса устанавливается режим управления, во время которого доступ к внутренним узлам устройства осуществляется управляющей ЭВМ следующим образомПри55 обращении управляющей ЭВМ по соответствующему адресу срабатывает дешифратор 1, сигнал с его выхода взводит триггер 18 и заносит в блок 23 с первых информационных входов-выходов 39код, соответствующий одному из внутренних. узлов устройства, Триггер 18разрешает счетчику 7 импульсов подсчет числа обращений управляющей ЭВМ,формируемого элементов И 14. На седьмом обращении срабатывает дешифратор 2, сигнал уровня "1" с выхода которого разрешает работу блоков 25,22 и 24 элементов И и открывает выходные вентили блока 23. При этомзкод адреса и сигналы чтения .или записи управляющей ЭВМ с выходов блока 25 элементов И поступают на МА иМД устройства и сопровождаются сигналом разрешения на одном из выходов46, 47, 45 или 43 44 46 дешифратора б в зависимости от кода на егогруппе входов и наличия сигнала чтения или записи соответсвенно, Этотсигнал разрешает работу соответствующего узла устройства, который на время седьмого обращения подключаетсячерез МД устройства к информационноймагистрали управляющей ЭВМ через блок22 или 24 элементов И в зависимостиот наличия сигнала записи или чтениясоотвсственно, Отрицательный фронт(переход из высокого уровня в низкий)сигнала с выхода дешифратора 2 сбрасывает триггер 18, запрещая работусчетчика 8 импульсов до следующегообращения управляющей ЭВМ к внутренним узлам устройстваУправляющая ЭВМ описанным способом осуществляет программирование блоков 10, 9 и 11, Предварительно в блок10 записывается информация о распределении ресурсов памяти, а также оее местонахождении - или в отлаживаемом устройстве, или используетсяблок 11 устройства. Запись производится сигналом уровня О" с выхода44 дешифратора 6,На группе выходов 59 блока 10 в соответствии с записанной ранее информацией формируется старшая часть адреса. для блока 11 (младшая часть адреса поступает непосредственно с МА 61) . Это позволяет представить блЬк 11 в виде набора независимо адресуемых блоков ( сегментов), объем которых определяется числом адресных линий поступающих непосредственно с МА 61 а их количество - числом адресных линий, поступающих с блока 10, и произвольно размещать их в5 152адресном пространстве отлаживаемогоустройства,На выходе 58 блока вырабатываетсясоответсвенно сигнал разрешения работы дешифратора 5 (выход 58 уровня"0") для каждого из сегментов. Сегмент, соответсвующий единичному кодуна группе выходов 59 блока 10, является служебным, В него заноситсяпрограмма, выполняя которую, процессор отлаживаемого устройства загружает свои внутренние узлы исходнымиданными. Остальные сегменты блока11 могут быть использованы для хранения отлаживаемой программы. Записьв блок 11 производится при совпадении сигнала с выхода элемента И-ИЛИНЕ 16, формирующегося при совпадениисигналов на его втором элементе И, исигнала с выхода элемента ИЛИ 21, поступающих соотвественно на входы обращения и записи блока 11. Группа ин -формационных выходов блока 11 подключена к МД 62 устройства через блок28 И .б, информация на выходах которых достоверна в случае совпадениясигналов с выхода элемента И-ИЛИ-НЕ16 и с выхода блока 25,В блок 9 информация, необходимаядля управления сменой режимов работыустройства, записывается сигналом свыхода 43 дешифратора 6.Обмен информацией с отлаживаемымустройством в режиме управления производится следующим образом.При обращении управлеющей ЭВМ поадресу, соответствующему памяти отлаживаемого устройства, на выходе 58 блока 10 появляется сигнал, который через элемент И-ИЛИ-НЕ 16 блокирует выбор,блока 11 и разрешает работу дешифратора 5, реализующего следующие логические функции:766=Х 17; (1)Х 67=Х 46 Х 58 Х 57 Х 46Х 58 Х 56 (2)Х 69=Х 46 Х 58; (3)Х 68=Х 46 Х 58 Х 56 Х 46 хх(Х 57+Х 58 Х 56)1 14)ХУО=Х 58 КХ 19; 5)где Х 17 - сигнал с выхода триггера 17;Х 46 - сигнал 46 дешифратора б;Х 58 - сигнал 58 блока О.В соответствии с (3) сигнал с выхода 69 дешифратора 5 разрешает работу блока 26 элементов И, через который адрес и управляющие сигналы с МАи МУ устройства поступают на одиаи 9228 6 5 О 5 20 25 30 35 40 45 50 55 менные магистрали отлаживаемого устройства, а сигналы с выходов 67 и68 дешифратора 5 в соотвествии с функциями ( 2) и (4) разрешают работу блока 30 элементов И, через который информация с МД устройства поступает наодноименную магистраль отлаживаемогоустройства, или блока 29 элементов И,через который информация с МД отлаживаемого устройства поступает на МДустройства,Для перехода в режим загрузки управляющая ЭВМ производит соответствующее обращение к устройству. При этомна выходе 47 дешифратора 6 устанавливается сигнал уровня "0", которыйвоздействует на входы установки в"0" триггеров 19 и 17, Сигнал уровня "1 с инверсного выхода триггера17 поступает с выхода сброса устройства, одноименный вход отлаживаемогоустройства и соотвествующий вход дешифратора 3, разрешая их работу, насоотвествуюцие входы дешифратора б,запрещая его работу, на триггеры 19и 20 и второй вход второго элементаИ элемента И в И-НЕ 16, разрешая импринять информацию по другим входам,Сигнал уровня с инверсногб выхода триггера 19 воздействует на соотвествующий вход дешифратора 3, разрешая его работу, и на вход обращения блока 1 О, запрещая его работу,При этом на группе выходов 59 и 58блока 1 О появляется единичный код,обеспечивающий адресацию служебногосегмента блока 11 при совпадении сигналов с выхода триггера 17 и выхода58 блока 1 О на входах первого элемента И элемента И-ИЛИ-НЕ 16.После того как на вход сброса отлаживаемого устройства поступил сигналуровня "1", его процессор выставляетна адресных входах-выходах 42 устройства начальный адрес, а на входе-выходе 37 чтения устройства сигнал активного уровня, При этом в соответствии с (1), (5) и (2) на выходах 66,70 и 67 дешифратора 5 присутствуютсигналы, разрешакщие работу блока 27элементов И, через который код адреса и управляющие сигналы поступаютна МА и МД устройства, запрещакщие повходу блокировки памяти работу запоминакщих устройств (ЗУ) отлаживаемого устройства и разрешающие работублока 30 элементов И, через которыйМД устройтсва подкпючается к одно 1529228именной магистрали отлаживаемого ус, тройства. Процессор отлаживаемого устройства выполняет программу загрузкисвоих внутр енних узлов и сходными дан:;ньпж, размещенную в служебном сегмен 5те блока 11.После выполнения этой программы, на выходе 48 блока 9 появляется сиг нал уровня "1", который на соответ ствующий вход дешифратора 3, реализующего слсдующие логические Функции:752=Х 19 Х 48 фХ 17; (6)У 55=Х 19 Х 17Х 49; (7):Х 53=Х 19 Х 17 Х 50 Х 20; (8)У 54=Х 9 фХ 51 Х 20 р (9)где Х 48 Х 49, Х 50, Х 51 - сигналы соответственно с выходов 48-51 блока 9.В соответствии с (6) на выходе 52 дешифратора 3 появляется сигнал уровня"0", который, воздействуя через элемент И 15 на вход установки в "1" триггера 19, приводит к появлению на егоинверсном выходе сигнала уровня "0",который, в свою очередь, разрешает ра - 2боту блока 10, через элемент ИЛИ. 21 разрешает прохождение сигнала записи навход записи блока 11 и разрешает работублока 12, воздействуя на дешифратор4, реализующий следующие логическиеЗОФункции;У 63=Х 45; ( 10)164=(Х 56+Х 57)Х 17 Х 19+.65=Х 17+Х 45; (12)где Х 45 - сигнап с шкода 45 дешиф 35ратора 6,Таким образом устанавливается ре"жим прогона. отлаживаемой программы,"которая может быть расположена в бло 40ке 11 предлагаемого устройства, в ЗУотлалинаемого устройства, либо могутбыть использованы оба этих ЗУ в зависимости от условий, .записанных вблоке 10 устройства,45В этом режиме инсормация с МА и МДзаносится в блок 12 при совпадениисигналов с выходов 64 и 65 дешифратора 4, которые вырабатываются согласно (11) и (12) соответственно,Информация на группу адресных вхо - 50дов блока 12 поступает с группы выходов счетчика 8, на тактовый входкоторого поступает сигнал с выхода64 дешифратора 4, Согласно (11) навыходе 64 этого дешифратора Формиру - ээется сигнач уровня Ол в случае отсутствия сигналов с выходов триггеров19 и 17, что свидетельствует о работе в режиме прогона, и наличия сигналов.чтения или записи,Этот сигнал записывает в блок 12информацию в каждом цикле обращенияпроцесса отлаживаемого устройсТва кпамяти, а положительным фронтом (переходом из низкого уровня в высокий) прибавляет к значению счетчикаединицу, подготавливая адрес для занесения информации о следующем обращении.В блоке 12 хранится информация опоследних М циклах обращения процессора отлаживаемого устройства к памяти, где М - объем блока 12,Обмен информацией с отлаживаемымустройством в этом режиме осуществляется следующим образом. В случае записи процессором отлаживаемого устройства в область пямяти, расположенную в определенном устройстве,на выходе 58 блока 10 появляется сигнал уровня "1", который через первыйэлемент И элемента И-ИЛИ-НЕ 16 разрешает работу блока 11, согласно (5)сигнал с выхода 70 дешифратора 5 блокирует выбор ЗУ отлаживаемого устройства, При этом на выходе 68 дешифратора 5 согласно (4) появляется сигнал, разрешающий работу блока 29 элементов И, через который информация сМД отлаживаемого устройства поступает на МД предлагаемого устройства ис нее в блок 11, В случае чтения навыходе 67 дешифратора 5 согласно ( 2)появляется сигнач, разрешающий работу блока 30 элементов Ичерез который информация с Щ предлагаемого устройства поступает на одноименную ма -гистраль отлаживаемого устройства, Вслучае обращения процессора отлаживаемого устройства к области памяти, на)ходящеися в отлаживаемом устройстве,на выходе 68 дешифратора 5 также присутствует логический уровень, разрешающий работу блока 29 элементов И,Это необходимо для запоминания информации о циклах обра:цения процессораотлаживаемого устройства к памяти,расположенной в отлаживаемом устройстве, в блоке 12 предлагаемого устройства,Адрес и управляющие сигналы поступают на МА и МД предлагаемого устройства через блок 27 элементов И, работа которого разрешается сигналомс выхода 66 дешифратора 5 согласноПри появлении во время выполненияотлаживаемой программы адреса, по которому в блок 9 записано условие окончания прогона, на выходе 49 блока 9появляется сигнал уровня "1". В этомслучае согласно (7) на выходе 55 дешифратора 3 появляется сигнал уровня0, который запоминается триггером20.и поступает с выхода немаскируемого прерывания устройства на одноименный вход отлаживаемого устройства,прерывая его процессор. Сигнал уровня"0" с инверсного выхода триггера 20поступает на информационный вход триг-5гера 9 и на соответствующий вход дешифратора 3, подготавливая его к дешифрации следущцих состояний.Процессор отлаживаемого устройствапосле получения сигнала прерывания за канчивает выполнение принятой команды и обращается по фиксированному адресу, начиная с которого обычно располагается программа обработки пре-.рывания. В блок 9 по этому адресу записан код, который вызывает появлениена его выходе 50 сигнала уровня "1"согласно ( 8), на выходе 53 дешифратора 3 появляется сигнал уровня "1",который своим положительным фронтом устанавливает триггер 19 согласно уровню, присутствующему на его информационном входе. Сигнал уровня "1" с его инверсного выхода поступает на соответствующие входы дешифраторов 5, 4 и 3, на информационный вход триггера 17, на вход обращения блока 10, запрещая его работу и обеспечивая адресацию служебного сегмента блока 11, .и на второй вход элемента ИЛИ 21, запрещая запись в блок 11, Таким образом устанавливается режим загрузки,В этом режиме в соответствии с (11) разрешена запись в блок 12 информации о циклах записи, выполняемых процессором отлаживаемого устройства после получения им сигнала прерывания, что обеспечивает сохранение значения счетчика команд процессора так как адрес вершины стека, куда производится автоматическая запись его значения, может быть произволен, По этой же причине в режиме загрузки запрещается запись в блок 11, В служебном сегменте по адресу, к которому обра-, щается процессор после получения сигнала прерывания, записана команда безусловного перехода на программу сох-.ранения его внутренних программно доступных углов, расположенную в этомже сегменте.После выполнения программы сохранения значений внутренних программно доступных узлов процессора их значениянаходятся в фиксированной области блока 9Выполняя последнюю команду этойпрограммы, процессор отлаживаемогоустройства обращается к ячейке памяти, по адресу которой в блок 9 записан код, вызывающий появление на еговыходе 51 сигнала уровня "1" согласно ( 9) на выходе 54 дешифратора 3появляется сигнал уровня 0", который своим положительным фронтом устанавливает на инверсном выходе триггера 17 сигнала уровня "О",Устанавливается режим упранлсния,во время которого управляющая ЭВМ может прочитать из блока 12 значениявнутренних программно доступных узлов процессора отлажнваемого устройства и информацию об адресе и данных,которые присутствовали на МА и МД вМ - Р последних циклах обращения процессора к ЗУ (Р - число записей, выполненных процессором в режиме загрузки)Запись информации об адресе и данных в блок 12 производится одновре -менно двумя шестнадцатиразряднымисловами, Поэтому чтение из него осуществляется в два приема, При наличии сигнала уровня "1" на самом старшем разряде адреса, который поступаетна управляющий вход 71 мультиплексора 13, разрешается работа канала Амультиплексора, а при наличии сигналауровня "Ол - работа канала В. Черезэтот мультиплексор информация при чтении поступает шестнадцатиразряднымисловами из блока 12 на МД устройства,Адрес поступает на адресные входы блока 12 с информационных выходов счетчика 8, который в этом случае работаетв режиме параллельного занесения,Адрес с МА заносится в счетчик 8 сигналом с выхода 63 дешифратора 4 согласно ( О),Таким образом устройство для отладки программно-аппаратных блоковпозволяет моделировать отлаживаемоеустройство на самых ранних .этапах разработки, используя при этом блок 11, ипроизводить отладку программного обеспечения, необходимого для работы отлаживаемого устройства, с запоминанием информации о ходе выполненияпрограммы в блоке 12, При отладкегбеспечивается останов выполнения от-.,г аживаемой программы по адресу, задааемому оператором,ормула изобретенияУстройство для отладки программноппаратных блоков, содержащее шесть ешифраторов, четыре блока оперативой памяти, первый и второй счетчии, четыре триггера., мультиплексор, лемент И-ИЛИ-НЕ, первый и второй лементы И, девять блоков элементовпричем первая группа информационх входов-выходов устройства через ервую двунаправленную магистраль соединена с группой входов первого блока элементов И, с группой входов вто - ого блока элементов И и группой выходов третьего блока элементов И, группа адресных входов устройства соединена с группой входов четвертого блока элементов И и с группой входов первого дешифратора, входы чтения и записи устройства соединены с первым и вторым входами четвертого блока элементов И и первого элемента И вход чтения устройства соединен с пер-ЗО вым входом третьего блока элементов И, вход записи устройства соединен с первым входом первого блока элементов И, вход сброса устройства соединен с входом установки в "1" перво 35 го триггера, выход первого дешифратора соединен с первым входом второ, ;го блока элементов И и с входом ус тановки в "1" второго триггера, выход которого связан с входом разрешения первого счетчика, группа разрядных выходов которого соединена с группой входов второго дешифратора, выход которого соединен с тактовым входОм второго триггера вторыми вхо 45 дами первого, второго и третьего блоков элементов И и третьим входом четвертого блока элементов И, группа выходов которого через вторую двуналрав. ленную магистраль соединена с группой адресных входов первого и второго5 О блоков оперативной памяти, первой группой адресных входов третьего блока оперативной памяти, группой информационных входов второго счетчика, первой группой информационных входов четвертого блока оперативной памяти, группой входов пятого блока элементов И и группой выходов шестого блока элементов И, группа выходов первого блока элементов И через третью двунаправленную магистраль соединена с группойвходов третьего блока элементов И, сгруппами информационных входов первого, второго и третьего блоков оперативной памяти, второй группой информационных входов четвертого блокаоперативной памяти, группой выходовседьмого и восьмого блоков элементовИ, мультиплексора и группой входовдевятого блока элементов И, группа выходов которого через четвертую двунаправленную магистраль соединена с группой входов восьмого блока элементовИ и второй группой информационных входов-выходов устройства, выход первогоэлемента И соединен с тактовым входомпервого счетчика, информационный входвторого триггера соединен с шиной нулевого потенциала устройства, первый,второй, третий, четвертый выходы первого блока оперативной памяти соединены соответственно с первым, вторым,третьим и четвертым входами памятисоединена с второй группой адресныхвходов третьего блока оперативной памяти, группа выходов которого соедине-на с группой входов седьмого блокаэлементов И, выход второго блока оперативной памяти соединен с первымивходами первого и второго элементовИ элемента И-ИИ-НЕ, выход которогосоединен с входом обращения третьегоблока оперативной памяти и первымвходом седьмого блока элементов И,выход второго элемента И соединен свходом установки в "1" третьего триггера, выход которого соединен с информационным входом первого триггера, первыми входами четвертого и пятого дешифраторов и пятым входом третьего дешифратора, выход первого триггера соединен с вторым входом первого элемента И элемента И-ЫИ-НЕ, первым.входом второго элемента И, вторым входом четвертого дешифратора,входом установки в "О" четвертого триггера, шестым входом третьего дешифратора, первым входом шестого дешифратора и с выходом сброса устройства, выход четвертого триггера соединен с информационным входом третьего триггера иседьмым входом третьего дешифратора,первый, второй и третий выходы которогосоединены соответственно с вторымвходом второго элемента И с тактовыми входами третьего и первого тригГе 1529228 1410 ров, четвертый выход третьего дешифратора соединен с входом установки в "1" четвертого триггера и с выходом немаскируемого прерывания устройства, первый выход четвертого блока элемен 5 тов И соединен с вторыми входами пятого и шестого дешифраторов, седьмого. блока элементов И, первым входом пятого блока элементов И, первым вы.ходом шестого блока элементов И и с третьим входом четвертого дешифратора, второй выход четвертого блока элементов И соединен с третьими входами пятого и шестого дешифраторов, с вто рым .входом пятого блока элементов И, вторым выходом шестого блока элементов И, четвертым входом четвертого дешифратора, первый, второй и третий выходы шестого дсшифратора соединены соответственно с входами записи первого и второго оперативной памяти и пятым входом четвертого дешифратора, четвертый выход шестого дешифратора.соединен с четвертым входом пятого 25 дешифратора и,вторым входом второго элемента И элемента И-ИЛИ-НЕ, пятый выход шестого дешифратора соединен с входами установки в "О" первго и третьего триггеров, группа выходов второго блока элементов И соединена с группой входов шестого дешифратора, первый выход четвертого дешифратора соединен с входами обращения второго счетчика и мультиплексора, второй выход четвертого дешифратора соединен с входом записи четвертого блока оперативной памяти и тактовым входом второго счетчика, третий выход четвертого дешифратора соединен с входом обращения четвертого блока оперативной памяти, группа разрядных выходов второго счетчика соединена с группой адресных входов четвертого блока оперативной памяти, первая и вторая группы выходов которого соединены соответственно с первой и второй группами информационных входов мультиплексорастарший разряд группы выходов четвертого блока элементов И через вторую двунаправленную магистраль соединен с управляющим входом мультиплексора, выход первого триггера соединен с пятым входом пято го дешифратор а, выход второго блока оперативной памяти соединен с шестым входом пятого дешифратора, первый, второй, тр етий, четвертый и пятый выходы которого соединены соответственно первыми входами шестого, девятого и восьмого блоков элементов И, третьим входом пятого блока элементов И и с выходом блокировки пямяти устройства, первый выход пятого блока элементов И соединен с вторым входом шестого блока элементов И и с входом-выходом чтения устройства, второй выход пятого блока эле - ментов И соединен с третьим входом шестого блока элементов И и с входом- выходом записи устройства, группа выходов пятого блока элементов И через пятую двунаправленную магистраль соединена с группой входов шестого блока элементов И и группой адресных входов-выходов устройства, о т л и - ч а ю щ е е с я тем, что, с целью сокращения затрат аппаратуры, устройство содержит элемент ИЛИ, выход которого соединен с входом записи третьего блока оперативной памяти, второй выход четвертого блока элементов И соединен с первым входом элемента ИЛИ, выход третьего триггера соединен с входом обращения второго блока оперативной памяти и вторым входом элемента ИЛИ,1529228 Фиг 2Составитель И. Сафронова едактор А,Огар Техред Д,Сердюкова ектор М, Васильева ям и Производственно-издательский комбинатПатент", г, Ужгород, ул, Гагарина Заказ 7643/45ВНИИПИ Государственног113035 Тираж 668 комитета по изобрет Москва, ЖРаушс Подписноекрытиям при ГКНТ ССд. 4/5