Оперативное запоминающее устройство с блокировкой неисправных элементов памяти

ПИСАНИЕ ЗОБРЕТЕН ИЯ оюз Советс Социалистических Республик(51) М с прис нением заявкиГосударственный комитет Совета Министров СССР(43) Опубликовано 30,08,78. Бюллетень32о делам изобретенийи открытии (45) Дата опубликования описания 31.07.78 3) УДК 681.32(54) ОПЕРА БЛОКИРОВ ВНОЕ ЗАПОМИНАЮЩЕЕ УСТРОЙСТВ Й НЕИСПРАВНЫХ ЭЛЕМЕНТОВ ПАМ Изобретение относится к области запоминающих устройств.Известны оперативные запоминающие устройства (ОЗУ) с блокировкой неисправных элементов памяти.Одно из них содержит накопитель с резервными элементами памяти, блоки выборки, записи и считывания и блок обнаружения неисправностей 11. Однако в этом ОЗУ проверка и обнаружение неисправности, а также блокировка и обход неисправных элементов памяти производится не в процессе штатной работы ОЗУ в составе ЦВМ (т. е. не в процессе счета на ЦВМ), а в процессе проверки исправности основных блоков ЦВМ перед началом счета.Наиболее близким к изобретению является ОЗУ с блокировкой неисправных элементов памяти, содержащее Лз блоков памяти, объединенных в М групп (где Ф)2), Ж-разрядный регистр числа, входы которого подключены к выходам коммутатора, основные входы которого соединены с выходами соответствующих блоков памяти, и блок контроля, соединенный с блоком управления 2. В этом ОЗУ контроль и обход неисправных элементов памяти также проводится перед началом счета на ЦВМ, кроме того при блокировке неисправных элементов памяти не учитывается информационный вес разряда. Указанные обстоятельства снижают надежность устройства.Целью изобретения является повышениенадежности устройства. Поставленная цель 5 достигается тем, что устройство содержитЧ - 2 элементов ИЛИ, причем -ый выход регистра числа (где 1=1, 2, , У) подключен ко входам -ых блоков памятигрупп, начиная с первой, первый дополнительный 10 вход коммутатора соединен с выходом второго блока памяти первой группы, -ый дополнительный вход коммутатора (где 1=2, 3, , У - 1) через 1-входовой элемент ИЛИ соединен с выходами соответствующих бло ков памяти, выходы первого блока памятивторой группы и выходы первых- 1 блоков памяти 1-ой группы, начиная с третьей, подключены соответственно к входам блока контроля, выходы которого соединены с вхо дами соответствующих блоков памяти.На чертеже изображена блок-схема предлагаемого ОЗУ, содержащего, например, девять блоков памяти, объединенных в три группы (т. е, Ж=З).25 Устройство содержит группы 1 - 3 блоковпамяти, Блоки памяти каждой группы могут быть выполнены, например, на отдельном монолитном кристалле, представляющем собой интегральную схему (ИС), хра- ЗО нящую ЗК 16 бит, с соответствующей элек5 10 15 20 25 Зо 35 40 45 50 55 60 3троникой управления. Устройство также содержит коммутатор 4, трехразрядный регистр 5 числа с выходными 6 и входными 7 шинами, блок 8 контроля с управляющими шинами 9 - 11, блок 12 управления и двухвходовый элемент ИЛИ 13. Три выхода регистра 5 подключены соответственно ко входам блоков памяти 1.1; 1,2 и 2,2; 1.3, 2.3, а также 3.3. Основные входы коммутатора 4 подключены соответственно к выходам блоков 1.1, 2.2 и 3.3. Первый дополнительный вход коммутатора 4 соединен с выходом блока памяти 1.2, а второй через элемент ИЛИ 13 подключен к выходам блоков 1.3 и 2.3, Выходы блоков 2.1, 3.1 и 3.2 подключены соответственно ко входам блока 8, выходы которого соединены со входами этих блоков.Информация в устройство записывается следующим образом. В блок 3.3 записываются значения третьих разрядов всех 16 слов, а в блоки 3.1 и 3.2 - значения тестовой информации (таким образом 2/3 ИС отведены для проверки исправности ее кристалла тестированием). В блок 2.2 записываются значения вторых разрядов всех 16 слов, в блок 2,3 - значения третьих разрядов (последние используются в качестве резерва для ОЗУ в целом), а в блок 2.1 значения тестовой информации (в данном случае 1/3 ИС отведена для проверки исправности ее кристалла). В блок 1.1 записываются значения первых разрядов всех 16 слов, а в блоки 1.2 и 1,3 - соответственно значения вторых и третьих разрядов, которые используются в качестве резерва.Таким образом, для третьих разрядов всех 16 слов блок 3.3 является рабочим блоком, а диагонально расположенные по отношению к нему блоки 2.3 и 1,3 представляют собой резерв, Блоки резерва при выходе из строя рабочего блока подменяют его. Выходы резервных блоков объединены схемой ИЛИ 13, информация с выхода которой поступает через блок 4 и регистр числа 5 на шину 6 в случае отказа группы 3, а также в случае одновременного отказа групп 3 и 2. Лналогично, для вторых разрядов блок 2.2 - рабочий, а диагонально расположенный блок 1.2 - резервный. Информация с последнего поступает на шипу 6 в случае отказа группы 2, Блок 1.1 в связи с его малым информационным весом не резервируется. Отсюда следует, что как глубина резервирования, так и глубина тестирования тем больше, чем выше информационный вес разряда.Процедура тестирования, т, е. запись некоторой контрольной информации по адресам, выделенным для тестирования, с последующим считыванием и сравнением ее с ис 4ходной контрольной информацией, заканчивается выработкой сигнала сбоя па шине 11, если произошло несовпадение значений исходной и считанной информации. Результат тестирования какой-либо группы блоков памяти оценивается как отрицательный, если хотя бы по одному из ее элементов памяти, т. е. хотя бы по одному биту, не произошло совпадения сравниваемых значений.1(онтрольная информация подается из блока 8 при наличии разрешающего сигнала от блока 12. При считывании контрольной информации ее соответствие исходной определяется также блоком 8, на выходы которого информация поступает из блоков 3,1, 3.2 и 2.1.Определение исправных и неисправных групп блоков памяти позволяет не только подключить резерв для обеспечения надежной работы ОЗУ, но и при невозможности правильного считывания (когда выходят из строя ИС, приписанные к младшим разрядам) продолжать работу с ОЗУ в режиме пониженной точности, зная величину потери точности на основании сигнала на шине 9.При необратимом характере каких-либо экспериментов иногда важнее получить информацию хотя бы с пониженной точностью, чем потерять ее вообще. Для этого в описанном ОЗУ перед началом штатной работы можно задать допустимый порог потери точности с помощью управляющих сигналов на шине 10, т. е. задать режим, когда при определенном количестве неправильно считываемых разрядов не будет вырабатываться сигнал сбоя на шине 11,Формула изобретения Оперативное запоминающее устройство с блокировкой неисправных элементов памяти, содержащее У блоков памяти, объединенных в У групп (где У) 2), У-разрядный регистр числа, входы которого подключены к выходам коммутатора, основные входы которого соединены с выходами соответствующих блоков памяти, и блок контроля, соединенный с блоком управления, отл ич а ю щ е е с я тем, что, с целью повышения надежности устройства, оно содержит У - 2 элементов ИЛИ, причем -ый выход регистра числа (где =1, 2, , У) подключен ко входам -ых блоков памятигрупп, начиная с первой, первый дополнительный вход коммутатора соединен с выходом второго блока памяти первой группы, /-ый дополнительный вход коммутатора (где /=2, 3, , У - 1) через /-входовой элемент ИЛИ соединен с выходами соответствующих блоковКорректор О. Тюрина Редактор Н. Громов Заказ 1463/13 Изд. М 569 Тирак 692 НПО Государственного комитета Совета Министров СССР по делам изобретений и открытий 113035, Москва, Ж, Раушская наб д. 4/5Подписное Типография, пр. Сапунова, 2 памяти, выходы первого блока памяти второй группы и выходы первых / - 1 блоков памяти 1-ой группы, начиная с третьей, подключены соответственно ко входам блока контроля, выходы которого соединены со входами соответствующих блоков памяти. 6 Источники информации,принятые во внимание при экспертизе 1. Патент США3422402, кл. 340 -172,5, 1969. 2. Авторское свидетельство СССР439020, кл. б 11 С 29/00, 1972,