Устройство для программного управления

СОЮЗ СОВЕТСКСОЦИАЛИСТИЧРЕСПУБЛИН 51)4 С 05 В 19 ЕТЕ ПИСАНИ СУДАРСТВЕННЫЙ НОМИТЕТ СССРДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ Н АВТОРСНОМУ СВИДЕТЕЛЬСТВ(56) Авторское свидетельство СССР Р 1201798, кл. С 05 В 19/08, 1986.Авторское свидетельства СССР 9 1242945, кл, С 05 В 19/18, 1986, (54) УСТРОЙСТВО ДЛЯ ПРОГРАММНОГО УПРАВЛЕНИЯ(57) Изобретение относится к автоматике и вычислительной технике и может быть использовано в ЗВМ и АСУ ТП в качестве локальных микронрогр ммируемых контроллеров, Цель изобретения - уменьшение объема блока памяти и повышение коэффициента его использования, Изобретение основано нааппаратном формировании адреса очередной команд при проверке нескольких логических условийУстройствосодержит блок 1 памяти, регистр 2адреса, блок 3 сравнения, одновибратор 4, группу мультиплексоров 5, программируемуюю л огич ескую матрицу (ПЛМ)б, коммутатор 7, элементы ИЛ 1 8 н 9.Новыми в устройстве являются группамультиплексоров 5, ПЛМ 6, коммутатор7, элементы ИЛ 1 8 и 9, 4 ил. 1 табл. БИзобретение относится к автоматике и вычислительной технике и может быть использовано в ЭВМ и системахуправления технологическими процессами и объектами.Цель изобретения - уменьшениеобъема блока памяти и повышение коэф"Фициента его использования.На Фиг. 1 приведена функциональная 1 Осхема устройства; на Фиг. 2 - временные диаграммы ее работы; на фигЗсхема соединения информационных выходов блока сравнения с информацион ными входами мультиплексоров группы;.на Фиг. 4 - схема построения програмируемой логической матрицы для конкретного случая,Сущность новой дисциплины Функ-.ционирования состоит в следующем, 20От устройства верхнегс уровня либо от оператора поступает код операции (адрес начальной микрокоманды)и сигнал на пуск предлагаемого устройства, 25Адрес Очер едной микр Окоманды формируется в хсце работы устройства:стар 1 пиа разрядь 1 адреса хранятся вблоке памяти и выдаются при переходек выполнению очередной микрокоманд 11; 30младшие разряды формируются в ходепроверки логических условий.Количсство младших разрядов адреса очередной микрокомавды значительно меньше общего количества логических условий что достигаетсяпутем "сжатия" общего числа разрядов с результатами проверки логических условий до значения, соответствующего максвмальному числу логических условий, проверяемых за один шагпрограммного управления.функциональная схема устройства(Фиг, 1) содержит блок 1 памяти, регистр 2 адреса, блок 3 сравнения, эдновибратор 4, группу мультиплексоров5.1-5 п, прогрЖаируемую логическуюматрицу ПЛМ) 6, коммутатор 7, группу элементов ИЛИ 8.1-8.п, элементИЛИ 9, выход 10 микроопераций, группу пар выходов 11.1-11.п логическихусловий выход 12 старших разрядовадреса и выход 13 конец команды" блока 1 памяти, вход 14 пуска устройстВа, группу входов 15,1-15,п логических условий блока 3, соединенных сЬ)-ми входами первого и второгомультиплексоров и Ь+1)-м входом1-го мультиплексора 5.1-5.п группы,где 1 с = З,п, 1 = З,п, вход 16 адресаначальной микрокоманды устройства,информационные выходы 17,1-17.п, выход 18 блока сравнения и элементы2 И-ИЛИ 19. 1-19,п.Пример соединения информационныхвыходов 17,1-17.п блока 3 сравненияс информационными входами мультиплексоров группы 5.1-5.п по указанномупринципу (и = 5 - число различных условий, проверяемых в ходе работы устройства; и = 3 - максимальное числопроверяемых логических условий на одном шаге микропрограммирования) показан на фиг, 3,На Фиг. 2-4 использованы Обозначения х , а и Р, а также показанывходные и вйходные сигналы и термыдля ПЛМ б.Назначение основных элементовасннхронного программного устройствауправления (Фиг. 1) состоит в следующем.Блок 1 памяти микрокоманд предназначен для хранения микрокоманд, реализуемых устройством, и представляетсобой запоминающее устройство статического типа., информация на выходекоторого появляется после подачи адреса на его вход и сохраняется навыходе до снятия входного сигнала, Навыходе 10 блока 1 памяти считываютсясигналы микроопераций, на группе парвыходов 11.1-11.п считываются сигналы,определяющие ожидаемое значение х проверяемых логических условий. Еслина -й паре выходов 11.1-11.п присутствует код 10, то 1.-е логическоеусловие должно быть равно единице,а если 0,1, то нулю, В случае, еслинекоторое логическое условие не проверяется, на соответствующей ему паре выходов группы пар выходов 11.1 -11,п блока 1 присутствует код "00".При выдаче кода 11 на 1.-й паре вьгходов 11.1-11,п группы блока 1 значениех-го логического условия может бытьпроизвольным. На выходе 12 блока 1памяти считываются старшие разрядыадреса очередной микрокоманды, навыходе 13 считывается сигнал "Конецкоманды", свидетельствующий об окон-чании цикла программирования,Регистр 2 адреса предназначен дляприемахранения и выдачи адресаочередной микроманды. Запись адреса,поступающего на Э-входы регистра 2с выхода коммутатора 7, осуществля 5 14 с входа 14 устройства на выходе.элемента ИЛИ 9 формируется импульс, по заднему Фронту которого в регистр 2 адреса записывается адрес начальной микрокоманды с. входа 16 устройства. По поступлению этого адреса на вход блока 1 памяти на его выходах 10 и 12 и группе пар выходов 11.1-11,п появляется информация, соответствующая начальной микрокоманде. На выходе 13 блока 1 памяти единичный сигнал отсутствует. При работе устройства возможна одновременная проверка не более и логических ус" ловий, Проверка соответствия значений логических условий олидаемым осуществляется в блоке 3 сравнения группой элементов 2 И-ИЛИ 19. 1-19.п. Выходной сигнал .-го элемента 2 И-ИЛИ 19. 1-19.п группы Определяется Функциейу =х,х; +х;,х где х - первый (второй). выход1 Ю.-й пары Выходов 11",1-11,п группы блока 1 памяти;х, - значение х.-го логическо 1ГО УСЛОВИЯ.По Окончаьппо проверки логических условий на Выходе 18 блока 3 сравнения Формируется единичный сигнал, по" ступающий на вход одновйбратора 4 Поэтому сигналу одновибратор 4 формирует импульс, по заднему Фронту которого в регистр 2 адреса. заносится адрес очередной микроьоманды с ВторОГО информационноГО входа комму татора 7.Текуший адрес очередной микрокоманды формируется следуюшим образом. Стардже разряды адреса записаны в блоке 1 памяти и поступают на второй информационный вход коммутатора с выхода 12 блока 1 без изменения. Младшие разряды адреса очередной ьякрокоманцы поступают на второй ин" Формационный вход коммутатора 7 с выходов мультиплексоров 5. 1-5.й группы, Количество мяадших разрядов адреса, определяется максимальным числом одновременно проверяемых логических условий - и, Это достигается "сжатием"БО ных коньюнкций входных переменных, полученных в результате совместной минимизации выходных Функций,Алгоритм работы матрицы 6 (фиг. 4) условно изображен в виде таблицы. 39535и-разрядного кода, присутствующего на выходах 17.1-17,п блока 3 сравнения до и разрядов. При проверке одного любого логического условия изменяется лишь самьи младший разряд адреса, при проверке двух любых логических условий возможно изменение одного из двух либо обоих сразу мпадших разрядов адреса, Аналогичным образом модификация младших разрядов происходит и далее, При проверке и логических условий возможно изменение всех разрядов адреса. Какое логическое условие оказывает влияние на модификацию того или иного младшего разряда адреса очередной микрокоманды определяется сигналами, присутствующими на адресных входах20 мультиплексоров 5.1-5.й группы, Этисигналы формируются ПЛМ 6 В зависимости от кода, поступающего на ее входы с выходов элементов ИЛИ 8.1-8,п группы,На Фиг, 4 представлена ПЛИ 6 дляслучаякогда и = " и и = 3, полученная соединением матрицы И, имеющей десять горизонтальных шин и двадцать четыре вертикальных шины,и матрицы ИЛИ, имеющей двадцать четыре Вертикальных шины и восемь горизонтальных шин, Количество горизонтальных шин матрицы И спределяется удвоенным числом проверяемых логических условий (Используются прямые и инверсные значения логических условий). Количество горизонтальных шин матрицы ИЛИ обусловлено числом адресных разрядов мультиплексоров 5,1-5 Я группы. Так как и = 3, следовательно, используются три мультиплексора (фиг. 3) со следующим количеством адресныхразрядов: первый - три (пять информационных входов), второй - три (пять информационных входов), третий - два (четыре информационных входа),Число вертикальных шин обеих матриц определяется количеством различ-1 О О О О О О О 1 1 1О О 1 О 1 О 1 О О 1 1 О О О 1 О О 1 1 О 1 О 1 О 1 О 1 1 О О 1 О 1 О 1 1 О О . 1, 1 1 1 О 1 О О . 1 1 1 О О О 1 1 О 1 1 1 О 111 Р 1 О 1 1, О 1 1, 1 1 1 1 О 1 О 1 ., 1 1 . 1 1 1 1 1 О О . 1 1 1 1 О О 1 1 1 О 1 О 1 1 1 О О 1 1 О 1 1 О 1 1 О 1 О1 О О 1 Столбцы таблицы обозначены переменными входными х, ., хи выходными а. ав. Каждой промежуточной шине Р , Рпоставлена в соответствие строка таблицы. На пересечении 1-й строки и столбца х (1=1,5) записывается 1, если пеке фбб ременная х., входит в 1-ю коньюнкциюбез инверсии; О, если переменная хвходит в 1-ю коньюнкцию с инверсией;прочерк, если хне входит в 1-ю конъюнкцию, 9 1439535 1 ОНа пересечении 1-й строки и столбца а(а=1,8) записывается 1, если 1-я кояьюнкция Входит Б ДНф функции а, и точка а противном случае.По окончанию выполнения всего цикла программирования на выходах блока 1 памяти, за исключением выхода 13 "Конец команды", прекращается выдача информации. На выходе 13 блока 1 1 О памяти формируется единичный сигнал, запрещающий Выдачу информации на выход коммутатора 7 с его второго информационного входа.Устройство для программного управления, содержащее блок памяти, регистр адреса, блок сравнения иодновибратор, причем входы логических условий устройства соединены с первой группой входов блока сравнения, управляющий вйход которого соединен с входом одновибратора, вы ход регистра адреса соединен с ад" ресным входом блока памяти у которого выход микроонераций является управляющим выходом устройства, а группа пар выходов логических условий соединена с второй группой входов блока сравнения, о т л и ч а - ю щ е е с я тем, что, с целью уменьшения объема блока памяти и повыщения коэффициента его использовавия,оно дополнительно содержит группумультиплексоров, программируемую логическую матрицу, коммутатор, группуэлементов ИЛИ и элемент ИЛИ, причемвход пуска устройства соединен спервым входом элемента ИЛИ, выходкот ор ог о соединен с синхр о входом р егистра адреса, вход адреса начальноймикрокоманды устройства соединен спервым информационным входом коммутатора, информационные выходы блокасравнения соединены с информационными входами мультиплексоров группы,выходы которых соединены с вторыминформационным входэм коммутатора,выход оцновибратора соединен с вторьм входом элемента ИЛИ, группа парвыходов логических условий блока памяти соединена с соответствующимивходами элементов ИЛИ группы, выходы которых соединены с входами программируемой логической матрицы, выходы матрицы соединены с адреснымивходами мультиплексоров группы, выход старших разрядов адреса блокапамяти соецинен с вторым информационным входом коммутатора, выход Конецкоманды" блока памяти соединен с первым и вторым инверсными управляющими,входами коммутатора.1439535 Ълрици равитель М, Шн ед Л,Олийнья Редактор А.Козоризрн оррект Заказ 6072/4 исн г, Ужгород, уг П олиграфичес предприят зводствен Тираж 866 ПодпИИПИ Государственного комитета СССРделам изобретений и открытийМосква, Ж, Раушская наб., д. 4/5