Устройство для умножения

СОЮЗ СОВЕТСНИХСОЦИАЛИСТИЧЕСНИРЕСПУБЛИК А 9) (И) 0С 06 Г 7/52, 7/4 ДАРСТВЕННЫЙ НОМИТЕТ СССРЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ ОПИСАНИЕ ИЗОБРЕТЕНИЯ(088М.А Вычислая арифм 1981,рик В, инхрон емы и связь,Радио77с. 173 4.3 4, ри ВО ДЛЯ УМНОЖЕНИЯ ние относится к вычисли ке и представляет собой оичных шестнадцатиразсо знаком, выраженных в может быть использовано водительных вычислитель физического эксперименСТРОЙС зобрет й техн тель д чисел 54 57 ель н рядны прямо в выс коде,копроизстемах ВТОРСНОМУ СВИДЕТЕЛЬСТ,та. Цель изобретения - повышение быстродействия - достигается за счет того, что в устройстве, содержащем коммутатор 1, регистр множителя 21 - 2 , узел суммирования 3, элементы ИЛИблок микропрограммного уп 1ия 6, состоящий из программилогической матрицы 7 и регистра 8, триггер 9, дополнительный коммутатор 12; блок инверсии 3, узел 14 сдвига, сумматор 15, буферный регистр 17, дополнительный узел сдвига 16, накапливающий сумматор 18 и распределитель 21 импульсов, осуществляется умножение двух чисел с помощью частичных произведений, которые вычисляются в ходе операции умножения и представляют собой числа, полученные умножением множимого, поступающего на вход 11, на четыре разряда множителя, поступающего на вход 10, 2 табл 2 ил.Изобретение относится к вычислительной технике и может быть использовано в высокопроизводительныхинФормационно-вычислительных системах, создаваемых на основе больших 5интегральных схем, применяемых в комплексах физического эксперимента иуправления быстропротекающими процессами.Цель изобретения - повышение быстродействия.На фиг, 1 представлена функциональная схема устройства, на фиг,2временная диаграмма работы распределителя импульсов умножителя.Устройство для умножения (фиг.1)содержит коммутатор 1, предназначенный для передачи множителя П(, регистр 2-2множителя, узел 3 суммирования, элемент ИЛИ 4, элемент И 5,блок 6 микропрограммного управления,в состав которого входят программируемая логическая матрица (ПЛМ) 7и регистр 8 хранения микроопераций,триггер 9, вход 10 множителя, вход11 множимого, дополнительный коммутатор 12, блок 13 инверсии, узел 14сдвига, сумматор 15, дополнительныйузел 16 сдвига, буферный регистр 17,накапливающий сумматор 18, в составкоторого входят сумматор 19 и регистр201-204, распределитель 21 импульсоввход 22 запуска,Регистр 2 имеет возможность посигналам распределителя 21 импульсовотключать выходные шины регистра 292 от его входов и предназначен дляперезаписи содержимого одной тетради множителя в слеДующую,Узел 3, триггер 9, элементы 4 и5 предназначены для формирования коррекции тетрады, загруженной в тетраду регистра 29 множителя.Блок 6 микропрограммного управления, состоящий из ПЛМ, предназначенной для формирования управляющих сигналов (команд операций), и регистра,управляемого распределителем 21 ипредназначенного для записи управляющих сигналов (команд операций),осуществляет управление работой устройства. Зависимость между входной информацией ПЛМ 7 (тетрады) и ее выходной информацией (управляющие сигналы блока 6 управления К 1-К 12) приведена в табл. 1. Коммутатор 1 предназначен для передачи множимого и способен переводить свои выходы в нулевое и третье состояние по сигналам К 12, К 1 блока 6. Коммутатор 1 может быть построен на логических элементах И, элементе НЕ и двунаправленных ключах.Сумматор 15 предназначен для суммирования входных кодов н способен переводить свои выходы в третье состояние по сигналу К 2=0 блока 6, Управляемый инвертор 13 предназначен для инвертирования множимого по сигналу КЗ блока 6, узел 14 предназначендля сдвига множимого /Х/.Узел 14 сдвига может быть построен с помощью трех групп коммутирующих ключей (по три ключа в группе) итрех групп заземляющих ключей. Ключи управляются сигналами К 4, К 5, К 6 блока 6,Накапливающий сумматор 18 состоитиз сумматора 19, предназначенного длясуммирования частичных произведений,записанных в регистры 17 и 20, причем вход переноса сумматора 19 соединен с выходом сигнала К 11, записанного в регистр 17, и регистров-накопителей 20 -20, предназначенных дляхранения младщих разрядов результата,не участвующих в дальнейшем выполнении операций, причем старшие 15 разрядных выходных шин и выходная шиназнакового разряда регистра 20 соединены с входными шинами второго слагаемого сумматора 19 следующим образом.Шина знакового разряда с выхода регистра 20 соединена с входной шинойзнакового разряда и четырьмя входными шинами старших разрядов, выходные шины регистра 20, с 1 по 15 соединены с входными шинами второго слагаемого сумматора 19 соответственно с5 по 19, все выходные шины регистров- накопителей 20,-20 соединены с выходами устройства соответственно старшинству разрядов результата, записанного в них.Устройство позволяет умножать двоичные шестнадцатиразрядные числапредставленные в прямом коде. Устройство позволяет осуществлять выполнение алгоритма умножения двух чисел Х и У который сводится к четырем тактам суммирования частичных произведений, полученных разбиением множителя У на группы по 4 бита и умножением каждой из групп на множимое /Х(.Алгоритм вычисления частичных произведений вида (Х / У приведен в табл. 2. 5Устройство работает следующим образом.Пусть необходимо вычислить произведение двух шестнадцатиразрядных чисел Х и У, представленных в прямом 10 коде с фиксированной запятой, причем /Х(1, /У/1.Пусть Х=Х Х Х Ху=у у у угде Х , У - знаковые разряды чисел 15ХиУ,Х, У=2. 16 значащие разряды чиселХи У,Разобьем /У/. на группы по 4 бита(тетради), начиная со старших разрядов. Обозначим тетрады через У,1=1,2,3,4. Очевидно, что старший раз.ряд У, всегда равен О,Алгоритм умножения состоит в преобразовании произведения модулей со- З 0множителей для получения модуля результата в прямом коде, знак результата получается суммированием знаковых разрядов сомножителей по модулю 2.Преобразуем выражение (1) следующим образом:,Как видно иэ выражения (2), алгоритм умножения на каждом шаге можно представить в виде последовательности следующих операций: вь:числение выражения вида /Х( У; сложение с содержимым накопителя, вычисленным на предыдущем шаге и сдвинутым на 4 раз-ряда вправо, запись полученной суммы в накопитель,55Функционирование устройства основано на том, что, используя набор ба- зисных чисел иэ множества (х/; Уможно получить любое частичное произВо время получения команды операций, адресованной х-й тетрадой, к(1-1)-й прибавляется единица в младший разряд, если У; Е У, это осу 1309019 4ведение /Х/ У за один такт сложения(обращения к суммирующему элементу),В табл. 2 показано как можно, используя набор базисных чисел 0011,0101, 0111, операции сложения, сдвига, преобразования в дополнительныйкод, получить всевозможные частичныепроизведения вида (Х/ У (для всехкомбинаций У ).Множимое /Х/ и множитель /У/ поступают на входы устройства.Множитель У поступает на входырегистра 2 -2 .Выходы регистра 2, и 2 и узла 3поддерживаются в отключенном (третьем) состоянии до момента записи тетрад в соответствующие секции по импульсу распределителя 21. Затем навсе время преобразования выходы коммутатора 1 отключаются от своих выходных шин, а выходы секций 2 и 2и узла 3 подключаются, соответствен-;но, к входам секций 2-2.После записи множителя во входнойрегистр множителя младшая тетрадапоступает на вход ШМ 7, которая формирует на выходах совокупность управляющих сигналов, определяющую режим работы устройства на данном шагевычисления. Эта совокупность сигналов записывается в регистр 8 по импульсу распределителя 21. Каждая последующая тетрада, поступающая в секцию регистра 2 множителя, адресуетв каждом такте ПЛМ 7 и на ее выходахформируются соответствующие управляющие сигналы, которые затем переписываются в регистр 8.Четыре тетрады из 16 возможных,а именно (табл. 2) У =(.1001; .1101;1011, 1111) образуют частичные произведения (Х/ У которые получаютсяУкосвенным путем, а именно, через тет 4Бяп (Х У) = Ядп (Х) Я Бцп (У) (3) рады У = 1-У т.е. /Х/ У(табл.2)45 представляется как /Х/ (1-У )(Х/ У сводится к следующему: наданном шаге формируется частичное(Х( учитывается прибавлением единицы в младший разряд тетрады, используемой для получения частичного произведения на следующем шаге.ществляется с помощью узла 3. В случае, если крайние биты У , записанФ ные в секции 24, равны 1 (т.е. 7, 67 ), на выходе элемента 5 возникает логическая "1", которая через элемент 4 5 поступает на вход переноса узла 3 и% складывается. с тетрадой У -1, за 3 писанной в секции 2 . Триггер 9 фиксирует наличие переноса на выходе узла 3 суммирования, 10Так как устройство обрабатывает значащие разряды чисел, записанных в прямом коде, то тетрада У в любом случае не больше .0111 и в случае ее коррекции переноса не возникает. 15Частичные произведения формируются из множимого /Х на блоках 12-16 и записываются в регистр 17 для дальнейшего суммирования. 20Формула изобретения Устройство для умножения, содержащее регистр множителя, накапливающий сумматор, триггер, коммутатор,распреде литель импульсов и узел сдвига, причем выход накапливающего сумматора является выходом результата устройства, о т л и ч а ю щ е е с я тем, что с целью повышения быстродействия, в него введены дополнительные узел сдвига и коммутатор, буферный регистр, сумматор, блок инверсии, узел суммирования, элементы И и ИЛИ и блок микропрограммного управления, причем вход множимого устройства со-,35 единен с информационными входами дополнительного коммутатора, узла сдвига и блока инверсии, первый выход блока микропрограммного управления 40 соединен с входом управления прохождением информации на выход дополнительного коммутатора, выход 1-го разряда которого (где =115) соединен с информационным входом (+4)- 45 го разряда дополнительного узла сдвига, информационный вход (+1)-го разряда которого соединен с выходом 1-го разряда сумматора, вход разрешения прохождения информации которого соединен с вторым выходом блока микропрограммного управления, третий выход которого соединен с управляющим входом блока инверсии и с первым,вторым и третьим разрядами первого информационного входа сумматора,(+3)-й разряд информационного входа которого соединен с выходом -го разряда блока инверсии, второй информационный вход сумматора соединен с выхо=дом узла сдвига, выход дополнительного узла сдвига соединен с информационным входом буферного регистра,выход которого соединен с информационным входом накапливающего сумматора, вход множителя устройства является информационным входом коммутатора, выход 3-го разряда которого(где 3=1. ,16) соединен с 1-м разрядом информационного входа регистра множителя, вход разрешения записикоторого соединен с входом разрешения записи узла суммирования, управляющим входом коммутатора, входамисброса триггера и накапливающегосумматора и первым выходом распределителя импульсов, второй выход которого соединен с синхровходами триггера и блока микропрограммного управления и входом разрешения перезаписи регистра множителя, информационный вход К-го разряда которого (гдеК=5 12) соединен с выходом (К)го разряда регистра множителя, выходы разрядов с девятого но двенадцатый регистра множителя соединены синформационным входом узла суммирования, выходы разрядов которого соединены с тринадцатого по шестнадцатый разрядами: информационного входарегистра множителя, выходы разрядовс тринадцатого по шестнадцатый которого соединен с группой входов задания режима блока микропрограммногоуправления, четвертый, пятый и шестой выходы которого соединены соответственно с входами разрешения сдвига на два разряда, на один разряд ивходом разрешения прямой передачиузла сдвига, выход переноса узла суммирования соединен с информационнымвходом триггера, выход которого соединен с первым входом элемента ИЛИ,выход которого соединен с входом переноса узла суммирования, выходы тринадцатого и шестнадцатого разрядоврегистра множителя соединены соответственно с первым и вторым входами элемента И, выход которого соединен свторым входом элемента ИЛИ вход запуска устройства соединен с входомзапуска распределителя импульсов,третий и четвертый выходы которогосоединены с входами разрешения записи соответственно буферного регистра и накапливающего сумматора, седьмой, восьмой, девятый выходы блокамикропрограммного управления соедиразряда буферного регистра и управляющим входом дополнительного коммутатора, вход восемнадцатого разряда сумматора соединен с первым раз рядом информационного входа дополнительного узла сдвига и с входом логического нуля устройства, выход знакового разряда буферного регистра соединен с входом переноса накапливаю щего сумматора.1 7 1309019 иены соответственно с входами разрешения сдвига на три, на два и на один разряды дополнительного узла сдвига, входы разрешения передачи прямого и инверсного кодов которого соединены соответственно с десятым и одиннадцатым выходами блока микропрограммного управления, одиннадцатый и двенадцатый выходы которого соединены соответственно с входом знаковогоОО О О О О ОО О О О О О О О ОО ОО ОО ОО -О О О ОО О О О- О О О О ОООО О О О-ООО О О О О/Х/ У=/Х/ 2 1000 1001 1011 Математическое выражение для вычисления /Х/ УПоследовательность элементарныхопераций, необходимых для вычисления /Х/У Сдвиг /Х/ на 4 разряда вправоСдвиг /Х/ на 3 разряда вправо Сложение /Х/ со сдвинутым /Х/ наразряд вправо, сдвиг результата на 3 разряда вправоСдвиг /Х/ на 2 разряда вправо Сложение /Х/со сдвинутым на 2разряда вправо /Х/, сдвиг результата на 2 разряда вправо Получение частичного произведения /Х/0011, сдвиг результата на 1 разряд вправоСдвиг 1 Х/ на 3 разряда вправо, преобразование в дополнительный код, сложение .с IХ/, сдвиг результата на 1 разряд вправо ./Сдвиг /Х/ на 1 разряд вправо Получение /Х/ 0111, преобразование в дополнительный код, сло. жение с /Х/ Получение /Х/ф,0101, сдвиг результата на 1 разряд влево Получение /Х/ .0101, преобразование в дополнительный код,сложение с /Х/ Получение /Х/.0011, сдвиг результата на 2 разряда влево Вычисление /Х/ .0011, преобразование в дополнительный код,сложение с /Х/Вычисление / Х/.0111, сдвиг результата на 1 разряд влево Вычисление /Х/ 2 , сдвиг на 4 разряда вправо, преобразование в дополнительный код, сложение с /Х/.Ту аз 1 Подписноомитета СССРткрытий ая наб., д. жарият л ффФ 1с ф фсч Фф1 ФчМФвЧ ф3/41 Тираж 673 ВНИИПИ Государственного по делам изобретений и 3035, Москва, Ж, Рау Производственно-полиграфическое ород, ул. Проектная,