Устройство для измерения характеристик синусоидального сигнала

СОЮЗ СОВЕТСНИХСОЦИАЛИСТИЧЕСНИХРЕСПУБЛИК 19) И 1) 1 К 23/00 51) ПИСАНИЕ ИЗОБРЕТЕНИАВТОРСКОМУ.СВИДЕТЕЛЬСТВУ О/24-218587, Бюл. У 16нц, В. Н.Чинков,в и И,А.Карпов7(088;8)США И 4523289,23/02, 1979,(21) 39982 (22) 30.12 (46) 30.04 (72) М,Я,Ми Ю.А.Немшил (53) 621.3 (56) Патен кл. С 01 К ОСУДАРСТВЕННЫЙ КОМИТЕТ СССРО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ 54) УСТРОЙСТВО ДЛЯ ИЗМЕРЕНИЯ ХАРАКЕРИСТИК СИНУСОИДАЛЬНОГО СИГНАЛА(57) Изобретение относится к цифро вой электроизмерительной технике, а именно к измерению амплитуды, фа зы и частоты синусоидальных сигнал Цель изобретения - расширение функ циональных возможностей, повышение точности и быстродействия устройст Устройство содержит блок 5 управле ния, аналого-цифровой преобразователь 6, элемент ИЛИ 7, оперативноезапоминающее устройство 9, вычислитель 10, блок 11 регистрации. В устройство введены генератор 1 тактов,делитель 2 частоты, элемент И 3 и 4,а блок 5 управления выполнен на элементах И 12 и 13 и триггерах 14 и 15.Это позволяет уменьшить погрешностьизмерения по сравнению с известным отединиц до десятков процентов. Исключение фазовращателя позволяет расширить частотный диапазон измерений всторону низких и инфранизких частот.Отсутствие фазосдвигающего блока,переход, процессы в котором занимают8-10 периодов входного сигнала, а также независимость времени измерения,которое может быть выбрано меньше одного периода, от частоты входногосигнала, повыпает быстродействие устройства. 2 з.п. ф-лы, 2 ил.1 130736Изобретение относится к цифровой электроизмерительной технике, а именно к измерению амплитуды, фазы и частоты синусоидальных сигналов.Цель изобретения - расширение 5 функциональных возможностей за счет измерения частоты и фазы синусоидального сигнала, повышение точности и быстродействия измерения, расширение частотного диапазона. 10На фиг. 1 изображена структурная схема предлагаемого устройства, на фиг. 2 - функциональная схема вычислителя.Устройство содержит генератор 1 тактов, делитель 2 частоты, элементы И 3 и 4, блок 5 управления,. аналогоцифровой преобразователь (АЦП) 6, элемент ИЛИ 7, счетчик 8 тактов, оперативное запоминающее устройство (ОЗУ)20 ,9, вычислитель 10 и блок 11 регистрации.Выход генератора 1 тактов подключен к делителю 2 частоты, первый, второй и третий выходы которого сое . динены соответственно с первыми входами элементов И 4 и 3 и третьим входом вычислителя 10. Вторые входы элементов И 4 и 3 подключены к второму и третьему выходам блока 5 уп равления. Выход элемента И 3 соединен с точкой, объединяющей один вход элемента ИЛИ 7 и второй вход вычислителя 10, первый вход которогоподключен к первому выходу блока 5 управления. Выход элемента И 3 соединен с точкой, объединяющей один вход элемента ИЛИ 7 и второй вход вычислителя 10, первый вход которого подключен к первому выходу блока 5 4 р управления. Информационный и управ" ляющий записью входы ОЗУ 9 соединены соответственно с информационным выходом и выходом "Конец преобразования" АЦП 6, а выход ОЗУ 9 подклю чен к четвертому информационному входу вычислителя 10, подключенного к блоку 11 регистрации.Блок 5 управления выполнен на элементах И 12 и 13, триггерах 14 и 15 и кнопке 16 "Пуск".Вход блока 5 управления подключен к объединенным первым входам .элементов И 12 и 13, вторые входы которых соединены с единичными выходами триг геров 14 и 15, которые являются со- . ответственно вторым и третьим выходами блока 5 управления. Вьщод элемен" та И 12 подключен х нулевому входу 6 2 триггера 14, а выход элемента И 13 к точке, объединяющей единичный входтриггера 14, нулевой вход триггера15 и первый выход блока 5 управления,Кнопка 16 "Пуск" соединена с единичным входом триггера 15,В состав вычислителя 10 входятдешифратор (ДШ) 17, распределитель18 тактовых импульсов (РТИ), входнойбуферный регистр (входной БР) 19, схема 20 ускоренного переноса (СУП), блок 21 микропрограммного управления (БМУ), постоянное запоминающее устройство 22 микрокоманд (ПЗУМ), блок 23 арифметико-логических устройств(БАЛУ), оперативное запоминающее устройство (ОЗУ) 24, постоянное запоминающее устройство 25 программы вычислений (ПЗУП), БМУ 26, регистр 27 ивыходной буферный .регистр (выходнойБР) 28.Третий, второй и четвертый входывычислителя 10 подключены соответственно ко второму входу РТИ 18, первому и второму входам входного БР 19,а первый вход - к точке, объединяющей первые входы БМУ 21 и РТИ 18. Первый и второй выходы РТИ 18 соединены соответственно со вторым входом БМУ 21 и первым входом (с, ОС) БМУ 26, третий и четвертый выходы - соответственно с первым и вторым входами (с) БАЛУ 23, а третий и четвертый входы подключены соответственно к третьему выходу дешифратора 17 и второму выходу ПЗУМ 22. Первый и второй выходи дешифратора 17 соединены соответственно со вторым входом выходного БР 28 и третьим входом входного БР 19, а первый вход - с первым выходом ПЗУП 26. Третий выход ПЗУП 25 подключен к четвертому входу (ЗМ, К,-К) БМУ 26, а его второй выход и вход соединены соответственно с третьим входом (УАь-УА ) и выходом (МА-МА) БМУ 21. Четвертый вход (Ф) БМУ 21 подключен к точке, объединяющей четвертый выход (С , СПО) БАЛУ 23 и третий вход (Ф) БМУ 26. Второй выход (фв) БМУ 26 соединен с седьмым входом (С СП) БАЛУ 23, а первый выход (МА-МА) и второй вход (УФ- Уф, УАь-УА) - соответственно с входом и первым выходом ПЗУМ 22, у которого третий выход подключен к первому входу ОЗУ 24, а четвертый выход через регистр 27 соединен с шестым входом (ВАю ВДф Кбф Кф Гь Го) БАПУ 233 1307366 Третий вход (В, В) БАЛУ 23 подключен к выходу входного БР 19, первый выход (Х, У) и четвертый вход (С -С) соответственно подключены ко входу и выходу СУП 20, пятый вход (Мо-Кт и второй выход (Ао-Ад) - к выходу и второму входу ОЗУ 24, а третий выход - к точке, объединяющей третий и первый входы соответственно ОЗУ 24 и выходного БР 28. Выход выходного 10 ет БР 28 является выходом вычислителя 10.Сущность предлагаемого изобретения состоит в следующем.Пусть сигнал, например напряжение Ц, частоту которого необходи мо измерить, представляет сумму гармонического сигнала вп 2 ют(о 1т.е. оценка частоты получается изусловия После того, как частота найдена,могут быть определены оценки В и Спо формулам (11) и (12), а по ним -амплитуда и фаза сигнала по формулам(17)Однако такой алгоритм достаточно сложен для технической реализации, Поэтому рассмотрим возможные упрощения, С этой целью приведем .квадратичную форму Г(ы) переменных цо и ц 5 к диагональному виду. В.соответствии с известными методами приведения квадратичной формы к главным осям, функционал Г запишется так: ЫВ+ВС=ЦРВ +ус = Ц 50(7) Г= д ( Л,Е+ЛЕ) = 1 Е,+ Е, (18) 1 ц(с) = ц,яп(шо+6+п(М (2) где цоц- соответственно амплиту да, круговая частота иначальная фаза измеряемого напряжения.Представим выражение (2) в следующем виде 30 ц(с) = Во,совиу+Сояпоое+п, (3) где Во=ц,вдЩ; С =ЦояЧ - квадратурные составляющие амплитуды сиг нала.Тогда среднеквадратическое отклонение на интервале (О,Т) равно40 Е= -1-ц(с)-Всовюе-Сяпысс; (4)то ДЕ: (с)-Всоссзс-Ссхсшс)сосис=О; о (5)ц -Всов и) й-СяпийяпноС=О асоСистему уравнений (5) после несложных преобразований запишем в виде Т1цс = ц(с) совыс;отц = --Б(с) сисис,)с,о 1 4 ТюРешение системы уравнений (6) даПосле преобразований получим:т1 1 1Ц 2 Ыс -- -(ъЦ 2+оЦ 2-2 Ш 3 Ц ) (14)тдбоов.с 5о Г(,о) - ,ц 2+сЮ 2 28 цсцв ) (15) 1(23) состояние, во-вторых, через элемент 50 И 13 подается на нулевой вход триггера 15 и единичный вход триггера 14,переключая указанные триггеры соответственно в нулевое и единичные состояния, и, в-третьих, поступает на 55 третий вход вычислителя 10. Потенциалом триггера 15 элементы И 4 и 13закрываются, а потенциалом триггера14 элементы И 3 и 12 открываются.Импульсом, поступившим по третьему з дпыСолучимтц(с) зхпы( -- -)4;(19)ТотТц ( с) совы( -- -й) е 1 с . (20)2о Если сдвинуть начало отсчета в сеТредину интервала (О,Т), т,е.Й = -- +(23) в выражение (19), получим формулы (22) и (23) могут быть реализованы как в аналоговой. так и в цифровой форме. Однако в цифровой форме их реализация значительно более проста и по своей сути ближе к прототипу. Переход к дискретной форме при числе отсчетов мгновенных значений щ осуществляется заменой интеграла суммой в формулах (22) и (23), которые записываются в следующем виде: 20 25 30 35 40 45 6в/гц(е 8) зпыс 8;: и/гТгде 18Формулы (8), (9), (10), (16), (17), (23) и (24) положены в основу работы предлагаемого устройства.Устройство работает следующим образом.В исходном состоянии элементы И 3, 4, 12 и 13 закрыты потенциалами триггеров 14 и 15, счетчик 8 тактов обнулен, АЦП 6 находится в ждущем режиме. При нажатии кнопки 16 "Пуск" в блоке 5 управления триггер 15 устанавливается в единичное состояние, открывая элементы И 4 и 13. Через элемент И 4 тактовые импульсы в моменты временис первого выхода делителя 2 частоты поступают на вход запуска АЦП 6 и через элемент ИЛИ 7 на счетный вход счетчика 8 тактов. Каждым из этих импульсов осуществляется, во-первых, запуск АЦП 6 и, во-вторых, измерение показаний счетчика 8 так- тов на единицу. Тем самым на информационном выходе АЦП 6 образуются коды мгновенных значений напряжения Б(й 8), подаваемые на информационный вход ОЗУ 9, а счетчиком 8 тактов осуществляется последовательная смена адреса ячейки памяти для записи кодов Б(йд) в ОЗУ 9. Запись кода Б(8) производится по сигналу "Конец преобразования", поступающему с .соответствующего выхода АЦП 6 на вход записи ОЗУ 9. После выполнения п тактов преобразования мгновенных значений П(8) в коды и записи их в ОЗУ 9 на втором выходе счетчика 8 тактов появляется импульс переполнения (заема), который, во-первых, устанав-. ливает счетчик 8 тактов в исходное366 8пающим с элемента И 13 блока 5 управления на первый вход вычислителя.Этот импульс подается на первые входы РТИ 18 и БМУ 21,При этом, во-первых, в РТИ 18тактовые импульсы со второго входапоступают на первый выход, во в втор,в БМУ 21 происходит загрузка начального адреса программы,Работа БМУ 21 и 26 заключается вследующем. С приходом каждого тактового импульса они, в зависимости отсостояния управляющих входов (УА УА), которое определяется кодом, поступающим на третий вход БМУ 21 совторого выхода ПЗУП 25 и на второйвход БМУ 26 с первого выхода ПЗУМ22, формируют адрес ячейки памяти исоответственно ПЗУП 25 или ПЗУМ 22,из которой в последующем такте будет считана информация.Как отмечалось выше, при включении вычислителя 10 тактовые импульсыпоступают на БМУ 21, При считыванииочередной информации с ПЗУП 25 напервом выходе последнего появляетсякоманда, которая после расшифровкина ДШ 17, вызывает переключение РТИ18 по его третьему входу и открываетвыходные вентили входного БР 19 поего третьему входу. При этом тактовые импульсы со второго входа РТИ18 поступают на второй выход, а первый выход закрывается. Тем самым управление передается на БМУ 26. С приходом первого тактового импульса наБМУ 26 в нем происходит загрузканачального адреса микропрограммы,который поступает с третьего выходаПЗУП 25. В очередном такте со второго выхода ПЗУМ 22 передается на РТИ18 управляющее воздействие, по которому тактовые импульсы начинают поступать дополнительно на третий ичетвертый выходы РТИ 18. Дальнейшаяработа вычислителя 10 на этапе перезаписи кодов мгновенных значений вОЗУ 24 состоит из и циклов, где и -число этих кодов.Рассмотрим один цикл, посколькувсе они совершенно идентичны.Напомним, что с приходом каждоготактового импульса в БМУ 26 формируются адреса опрашиваемых ячеекПЗУМ 22. Разрешение выдачи адреса,маски и коды выполняемых операцийдля БАЛУ 23 считываются с четвертого выхода ПЗУМ 22 и через регистр27 поступают на соответствующие вхо 7 1307входу вычислителя 10, последний переводится в рабочий режим. Работа вычислителя 10 описана отдельно, здесьже рассмотрим процесс ввода в него исходных данных и управляющих сигналов.Тактовые импульсы со второго выхода делителя 2 частоты подаются через элемент И 3 на второй вход вычислителя 10 и через элемент ИЛИ 7 насчетный вход счетчика 8 тактов. На 10первом выходе счетчика 8 тактов формируются последовательно адреса ячеек памяти ОЗУ 9, из которых в том жепорядке, как и при записи, выводятсякоды мгновенных значений 11(С 8) и подаются на четвертый (информационный)вход вычислителя 10, на первйй входкоторого поступают синхронизирующиетактовые импульсы с третьего выходаделителя 2 частоты. После считывания 20всех и кодов мгновенных значений11(8) и ввода их в вычислитель 10,на втором выходе счетчика 8 тактовпоявляется импульс переполнения (заема), который через элемент И 12 подается на нулевой вход триггера 14,возвращая его в исходное состояниеи закрывая тем самым элементы И 3 и12.Вычислитель 10 после этого присту- фпает к цифровой обработке введенногов него массива данных в следующем порядке:определяет величины Ц и 11 по формулам (24) при заданном значении и); 35вычисляет величиныи, по формулам (18) при том же ы;вычисляет функцию Г(ы) по формуле(23) .Затем значения частоты ы последовательно перестраиваются по определенной программе и для каждого изних повторяют указанные операции. Полученные при этом значения Г(ш) поочередно сравниваются между собой и так 45продолжается до момента получения максимума сигнала Г(ы), т.е.г(о).Значение и, при котором функцияГ(ш) достигает максимума Г,х(и)о) эпредставляет результат измерения, 50, т.е. частоту входного напряженияБ(г), поступающий с вычислителя 10на блок 11 регистрации,После этого по формулам (16) и(17) производится определение амплитуды и фазы синусоидального сигнала.Перевод вычислителя 10 в рабочийрежим осуществляется, как указывалось вышее, тактовым импульсом, посту 130736 ды БАЛУ 23, Использование регистра 27 позволяет сократить длительность одного такта с 246 нс до 126 нс.В начале цикла в БАЛУ 23 происходит формирование и запись в соответствующий регистр адреса ячейки ., ОЗУ 24, в которую будет записан искомый код. В первом цикле код ячейки памяти нулевой, а в последующих - на единицу больше предыдущего. Его фор мирование достигается путем подачи на БАЛУ 23 команд соответственно для первого цикла - СБК, а для последующего - ТТ,К. Запись в регистр адреса происходит по команде Т МТ. Признак 15 фв, поступающий на седьмой вход БАЛУ 23 со второго выхода БМУ 26 для команд СЖ и ТТ,К равен единице, а для Т.МТ - нулю. В свою очередь, признак Фв формируется БМУ 26 в зависимости 20 от состояния управляющих входов УФ2 УФЗ, которые связаны по второму входу с первым выходом ПЗУМ 22.Далее БАЛУ 23 по своему третьему входу принимает информацию от входного БР 19. Это происходит при подаче команды Т.ЭТ через регистр 27 с четвертого выхода ПЗУМ 22 с равным единице признаком Фв. В следующем такте на четвертом выходе ПЗУМ 22 появляет- З 0 ся разрешение на выдачу адреса и данных соответственно на второй и третий выходы БАЛУ 23, а на третьем выходе ПЗУМ 22 - разрешение на запись поступившей информации в ОЗУ 24, 35По завершению записи очередного . значения кода мгновенного значения в ОЗУ 24 БАЛУ 23 совместного с БМУ 26 осуществляют условный переход. Суть его сводится к следующему: если коли чество совершенных циклов равно количеству мгновенных значений исследуемого сигнала, то осуществляется завершение этого программного модуля, в противном случае цикл повторяется. 45 Происходит это так. Перед началом выполнения циклов перезаписи в БАЛУ 23 производится генерация числа и - количества мгновенных значений исследуемого сигнала. Так, например, для 50 п = 32 последовательно выполняются команды СБК и П.К и пять раз АТ.К. При этом признак Фв равен для команд СЯК и ТТ.К единице, а для команды АТ,К - нулю. Генерация и32 происхо дит путем комбинации описанных команд. Код числа и записывается в любой из девяти регистров БАЛУ 23. При выполнении условного перехода из ре" 6 1 Огистра, содержащего код и, вычитается значение адреса ячейки памяти ОЗУ 24, увеличенное на единицу, а регистр, содержащий результат, анализируется на нуль, Это происходит при подаче команд 11.К, С 1 А, БОК, ТТ.К, АЬК и Т 2 К, причем признак Фв для второй команды 11.К и А.К равен нулю, а в остальных случаях - единице. Если содержимое анализируемого регистра равно нулю, что соответствует окончанию программного модуля, то на четвертом выходе БАЛУ 23 появляется нуль, а в противном случае - единица, БМУ 26, который до этого выполнял переходы ТСС и 1 СК, по признаку Ф (т.е. по результату анализа) на третьем входе, осуществляет условный переход 1 СР, а затем, выполнив переходы 1 СС и 1 СК, переходит на завершение программного модуля либо возвращается на тот участок микропрограм. мы, откуда начинается цикл перезаписи информации. При выполнении условного перехода на БАЛУ 23 подается команда ОСА, которая с признаком фв, равным единице, является пустой операцией.При завершении программного модуля на втором выходе ПЗУИ 22 появляется команда, по которой РТИ 18 выдачу тактовых импульсов по второму, четвертому и пятому выходам прекращает, В .то же время первый выход РТИ 18 открывается. Тем самым управление передается на БМУ 21. С этого момента вычислитель 10 приступает к расчету искомых величин.Предлагаемое устройство уменьшает погрешность измерения (по сравнению с известным) от единиц до десятков процентов, даже при небольших фазовых погрешностях фазового сдвига и заданий значения синуса и косинуса, а также при малых нелинейных искажениях, весьма характерных для практики.Техническое преимущество предлагаемого устройства (по сравнению с известным) состоит в неограниченном расширении частотного диапазона измерений в сторону низких и инфранизких частот за счет исключения операции фазового сдвига, а следовательно, и фазовращателя, техническая реализация которых в инфранизкочастотном диапазоне очень и очень сложна.Предлагаемое устройство (по сравнению с известным) имеет более высокое быстродействие по двум причинам. Во11 13073 15 ответственно вторым и третьим выходапервых, в связи с отсутствием фазосдвигающего блока переходные процессы в котором занимают 8-10 периодоввходного сигнала. Во-вторых, времяизмерения Т в предлагаемом устройстве не зависит от частоты входногосигнала и может быть выбрано меньшеодного периода, В прототипе это время составляет 2-3 периода входногосигнала. Таким образом, в прототипевремя измерения составляет 10-13периодов входного сигнала, в предполагаемом устройстве - меньше одного периода. Это особенно важно приизмерениях в инфранизком диапазонечастот,бб 12блока управления, подключенного своими вторым и третьим выходами к вторым входам соответственно первого и второго элементов И.2, Устройство по и. 1, о т л и - ч а ю щ е е с я тем, что блок управления содержит первый и второй элемент И, первый и второй триггер, кнопку "Пуск", причем вход блока управления подключен к объединенным первым входам элементов И, вторые входы которого соединены с единичнымивыходами первого и второго триггеровсоответственно, которые являются соми блока управления, выход первогоэлемента И подключен к входу установ1. Устройство для измерения харакления и блок регистрации, причем перля, а выход второго элемента И к первым и вторым входам соответственно 5 элемента ИЛИ и аналого-цифрового преобразователя, первый вход которого 50 формула из обр ет ения теристик синусоидального сигнала,содержащее аналого-цифровой преобразователь, оперативно запоминающееустройство, вычислитель, блок управвый выход блока управления соединенс первым входом вычислителя, выходкоторого подключен к входу регистратора,о т л и ч а ю щ е е с я тем,что,с целью расширения функциональных возможностей, повышения точности и быстродействия измерения, в него введены генератор тактов, делитель частоты, два элемента И, элемент ИЛИ,счетчик тактов, причем выход генератора тактов подключен к входу делителя частоты, первый и второй выходы которого соединены с первыми входами соответственно второго и первого элемента И, а третий выход - стретьим входом вычислителя, выходпервого элемента И подключен к вторым входам элемента ИЛИ и вычислитеявляется входом устройства, а первый и второй выходы подключены соответственно к первому и второму входамоперативного запоминающего устройства, выход которого соединен с четвертым входом вычислителя, а третийвход оперативного запоминающего устройства соединен с первым выходомсчетчика тактов, первый вход которого соединен с выходом элемента ИЛИ,а второй выход счетчика тактов подключен к его второму входу и входу 30 35 40 ки.нуля первого триггера, выход второго элемента И - к входу установки единицы первого триггера и входу установки нуля второго триггера, кнопка"Пуск" соединена с входом установки единицы второго триггера, выход второй схемы И является нужным выходом блока управления.3Устройство по п. 1, о т л и -ч а ю щ е е с я тем, что вычислительсодержит дешифратор, распределительтактовых импульсов, входной буферныйрегистр, схему ускоренного переноса,первый и второй блок микропрэграммного управления, первое и второе пос-,тоянное запоминающее устройство, блокарифметически-логических устройств, оперативное запоминающее устройство, регистр, выходной буферный регистр, причем первый вход вычислителя подключен к первым входам первого блока микропрограммного управления и распределителя тактовых импульсов, второй и четвертый входы подключены соответственно к первому и второму входу входного буферного регистра, третий вход вычислителя - к второму входу распределителя тактовых импульсов, первый и второй выходы которого соединены соответственно с вторым входом первого блока микропрограммного управления и первым входом второго блока микропрограммного управления, третий и четвертый выходы - соответственно с первым и вторым входами блока арифметически-логического устройства, а третий и четвертые входы подключены соответственно к третьему выходу дешифратора и второму выходу первого постоянного запоминающего устройства, первый и второй выходы дешифратора соединены соответственно4 ФУ 78 Составитель Е.Губанотор А.Ревин Техред А.Кравчук Корректор А.Обручар 627/44 Тираж 731 НИИПИ Государственног по делам изобретений 13035, Москва, Ж,Подписноомитета СССРоткрытийшская наб., д, 4/5 Заказ Производственно полиграфическое предприятие, г. Ужгород, ул. Проектная,13 130736 с вторым входом выходного буферного регистра и третьим входом входного буферного регистра, а вход - с первым выходом второго постоянного запоминающего устройства, третий выход которо го подключен к четвертому входу второго блока микропрограммного управления, второй выход и вход соединены соответственно с третьим входом и выходом первого блока микропрограммного управления, четвертый вход которого подключен к четвертому выходу блока арифметически-логических устройств и третьему входу второго блока микропрограммного управления, второй выход 15 которого соединен с седьмым входом блока арифметически-логических устройств, а первый выход и второй вход соответственно с входом и первым выходом первого постоянного запоминающего устройства, у которого третийвыход подключен к первому входу оперативного запоминающего устройства,а четвертый выход через регистр соединен с шестым входом блока арифметически-логических устройств, третийвход которого подключен к выходувходного буферного регистра, а первый выход и четвертый вход подключены соответственно ко входу и выходусхемы ускоренного переноса, пятыйвход и второй выход - к выходу и второму входу оперативного запоминающего устройства, а третий выход - ктретьему входу оперативного запоминающего устройства и первому входу выходного буферного регистра, выход которого является выходом вычислителя.