Цифровой преобразователь координат

СОЮЗ СОВЕТСНИХСОЦИАЛИСТИЧЕСКИХ УБЛИН 9)вычисачено кодамеряемо оординат из ее полярных орди Ф 4 Р М ОСУДАРСТВЕННЪ 1 Й НОМИТЕТ СССРО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ ВТОРСИОМУ СВИД:ТЕЛ(5) Изобретение относитсялительной технике и преднадля вычисления по известнымпрямоугольных квеличины кодов нат, Цель изобретения - повьппениеточности и быстродействия цифровогопреобразователя координат. Преобразователь содержит блок 1 поразрядного кодирования, элементы ИСКЛЮЧАЮЩЕЕИЛИ 2 и 12, арктангенсный преобразователь 3, умножитель 4, первый компаратор 5, .накапливающий сумматор 6и первый коммутатор 7, блок 11 управления, сумматор 16. Новым в преобразователе является то, что он содержит второй 8 и третий 9 коммутаторы,второй компаратор 10, блок 13элементов ИСКЛЮЧАЮЩЕЕ ИЛИ, элементИ-НЕ 14, элемент И с соответствующими связями. 3 ил..вычисления по известным кодам прямоугольных координат измеряемой величины кодов ее полярных координат,Цель изобретения - повьппение точности и быстродействия цифровогопреобразователя координат,На фиг. 1-3 приведена функциональная схема предлагаемого преобразова- Ятеля координат,Преобразователь (фиг. 1) содержитблок 1 поразрядного кодирования,первый элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 2,арктангенсный преобразователь 3, запрограммированный на воспроизведениеарктангенса, умножитель 4, первыйкомпаратор 5, накапливающий сумматор6, первый 7, второй 8 и третий 9 коммутаторы, второй компаратор 10, блок 2 О11 управления, второй элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 2, блок 13 элементов .ИСКЛЮЧА 10 ЩЕЕ ИЛИ, элемент И-НЕ 14, элемент И 15, сумматор 16, вход 17 знакового разряда и вход 18 кода модуля 25первой прямоугольной координаты,вход 19 знакового разряда на вход 20кода модуля второй прямоугольной координаты, вход 21 тактовый, вход 22запуска, первый 23 и второй 24 кодовые выходы и управляющий выход 25блока 1, выходы 26-35 блока 11 и управляющие выходы 36 и 37 компарятора 5.Блок 11 (фиг. 2) содержит сдвиговый регистр 38, первый 39 и вторсй40 инверторы, элементы ИЛИ 41-47 спервого по седьмой, триггер 48,первый 49 и второй 50 элементы И-НЕ,элементы И 51-56 с первого по шестойи элемент ИСКПОЧА 10111 ЕЕ ИЛИ 57.Блок 1 поразрядного кодирования(фиг. 3) содержит сдвиговый регистр58 такта поразрядного кодирования,дешифратор 59, .регистр 60 кода поразрядного кодирования и регистр 61результата операции деления,Предлагаемый преобразователь выполнен на интегральных схемах (ИС)серий 133, 533, 556 и 1802 для п=-12.Каждый из коммутаторов 7, 8 и 9выполнен на трех ИС 533 КП 11, а каждый из компараторов 5 и 10 - на трехИС 533 СП 1.Умножитель 4 представляет собойИС 1802 ВР 4 и содержит регистр множимого, регистр множителя, триггер округления, блок умножения, сдвига- тель, регистр произведения, выходные буферные усилители, входы записи информации в регистры и управляющиевходы (на фиг. 1 не показаны),накоторые поданы сигналы, обеспечивающие работу умножителя 4 по .модулямсомножителей и комбинационную выдачу произведения с округлением отблока умножения.Арктангенсный преобразователь 3выполнен по схеме комбинационного кусочно-линейного функционального преобразователя информации и запрограммирован на воспроизведение по празрядному коду аргумента, изменяющемуся от 0 до 1-2 , и-разрядногокода ярктянгенса с весом младшегоразряда 2 Л/2,При этом запись информации в память умножителя 4 производится поположительным фронтам сигналов, действующих на его входах записи, а запись информации в регистр сумматора6, регистры 38, 58 и 61, сдвиг вправо каждого из регистров 38 и 58 ипереключение триггера 48 из "0" в"1" осуществляются по отражательнымфронтам сигналов (по изменениям сигналов с "1" в "0"), действующих наих синхронизирующих .входах.Предлагаемый преобразователь работает циклически и в кажром циклелпо (и+1) -разрядным кодам у=(-1)(у) и (х) - разрядные цифры знал лковых разрядов кодов у и х соответственно) вычисляет сначала (и+2)- лразрядный код д., а зятем и-разрядиный код г=( 2 г., где у., х, и=1г - разрядные цифры .-го разрядалкора у х и г соответственно,Связь между кодом мхарактеризуется выражением йрГ ;2=1где,и д., - разрядные цифры старлших разрядов кода ; разрядная цифра -го(1=-1,0,1п) разлряда коря м;д- код приведенного углал лспи 2 ОРОбозначим на входах и выходах пре. образователя и его составных через1290307 4 И импульсные сигналы, П - потенциальные сигналы, а через ф - коды.На преобразователь поступают тактовые импульсы И 21, импульс запуска И 22=0 (каждый И 22 совпадает с 5одним из И 21=1), коды Ф 18=у 1, Ф 20==/х/ и знаковые разряды у. =П 17,илх, =П 19 кодов у и х соответственно,Перед началом каждого очередногоцикла вычисления в памяти преобразователя содержится информация предыдущего цикла вычисления,В процессе вычислений два старлших разряда кодаЫ находятся по соотношениям:(4) где Д - функциональный оператор опел Арации деления р на ц,В (3) и (4) коды р и й и логическая переменная 0 находятся по фор- мулам р=9, учр, х1=18, у че х (5)В=П 12=6, +о,=П 10 П 2в которых логическая переменная определяется выражением л Лприуе х1 при 1 у)1 УВ установившемся режиме арктангенсный преобразователь 3 вырабатывает код ФЗ=агсг 8 Ф 24,с 1 при Ф 13.,1 0 при Ф 13=1,.1, П 14= элемент 15 - сигнал П 15=П 12 П 14,сумматор 16 - код(10) В течение такта Т 4, содержащего п тактов 1 Г поразрядного коди 55 о,=у, =П 17с, =у О+х =П 17 ЭП 19Акод Ы находится по формулею,=е+(-1) агсг 8 Д(р,ЧИ,ла код г - по формулел 2 " ,дО блок 13 - кодФ 13=П 12 ФЗч П 12 ФЗ, (8) элемент 14 - сигнал Ф 7=П 29 Ф 18 чП 29 Ф 20=П 291 у П 29 1 х 1Ф 8=П 34. ф 7 чп 34 фбФ 9=ПЗО ф 23 УПЗО Ф 7компаратор 10 вырабатывает сигналП 10 согласно6), а компаратор 5вырабатывает следующие сигналы: 0 при Ф 86 Ф 4 П 37 1 при Ф 8 ) Ф 4; В .каждом цикле преобразования содержится семь тактов Т 1, Т 2, ТЗ, Т 4,Т 5, Тб, Т 7, в каждом из которых выполняется операция в соответствиис таблицей, в которой через КСиКС обозначены регистр множимого ирегистр множителя блока 4.Цикл преобразования начинаетсяпо И 22=0, по которому сумматор 6сбрасывается в "0" (вырабатывает кодФ 6=00), триггер 48 устанавливается в "0", а регистр 38 - в сос -тояние "1000000" Т 1, В течение цикла каждый из тактов Т 1, Т 2, ТЗ, Т 5и Т 7 выполняется по одному И 51=И 21,а каждый из тактов Т 4 и Тб - по ьимпульсам И 28=И 51=И 21. В конце каждого такта при П 41=П 25 ЧТ 4 Т 6=1 формируется И 52=И 51=И 21, после окончания которого регистр 38 переключа-ется в состояние следующего тактапреобразования, При этом в каждомиз тактов Т 1 и Т 2 формируются И 31==П 47. И 51=0 и И 32=И 31=0, по которымв регистры сомножителей умножителялзаносится в такте Т 1 код р а в таклЭте Т 2 код ч.В такте Т 2 (ТЗ) формируется ИЗЗ=+с). Кроме того, в такте ТЗ формируется сигнал П 27=ТЗ Ч Т 5=1 и импульсИ 32=И 50=ТЗ Ч Т 4 И 51, По сигналу П 27=1 регистр 60 сбрасывается в исходное состояние (вырабатывает кодФ 23=100), в регистр 58 заноситсякод "100" такта с, поразрядногокодирования, а по сигналу И 32=0 врегистр множителя умножителя 4 заносится код Ф 9=Ф 23=100, Ф 16=Ф 13+ (О 01) ф П 15, (11)на выходах коммутаторов 7, 8 и 9 вырабатываются коды рования, в преобразователе выполняется операция деления р на с 1, за.ключающаяся в нахождении такого ко"да Ф 23 (Г), при котором наиболее(18) 5точно выполняется приближенное ра- венство Зто осуществляется с помощьюсравнения в каждом такте 1 кодар с кодом Ф 4=ц ф 23(г). В результате компаратор 5 вырабатывает сигналы П 36 и П 37 согласно (13) и (4),по которым и по И 28 дешифратор 59управляет переключением регистра 60по алгоритму поразрядного кодирования, т,е. в тактепо И 28 приП 36 Ч П 37=1 триггер Ц+1) регистра60 устанавливается в "1", триггерпри П 37=1 (при П 36=1) остается всостоянии 1 (устанавливается в 20"0"), так как Ф 4 ( ф 7=р (так какФ 4Ф 7=р=ф 8), а при П 36=П 37=0 содержимое регистра 60 не изменяется,лпоскольку в этом случае Ф 23=р/и точно. К концу такта г е Т 4 в регистрс 2560 содержится частное (16), котороепо заднему фронту сигнала П 26=Т 4=1заносится в регистр 61, а регистр48 устанавливается в состояние такта 15, ЗОКод Ф 24 й р/и поступает на арктангенсный преобразователь 3, запрограммированный на воспроизведениекода функции ФЗ=агс 8 ф 24 - агсТ 8р/й, с помощью которого блок 13,элементы 14 и 15 и сумматор 16 формируют код Ф 16 , согласно (3) сисключением переполнения сумматора16 при П 12= 6=1, ФЗ=ОО и Ф 13=11, Причем длительность времени воспроизведения функции преобразователем 3 не должна превышать величины г., (Т 5+Тб=(1+и) , (17) где С- длительность периода частоты следования импульсов И 21,В такте Т 5 по сигналу 1127=Т 5= регистр 60 сбрасывается в состояние Ф 23=100, регистр 58 - в состояние такта поразрядного кодирования, а по окончанию И 32=И 31=0 и И 52=1 в регистры сомножителей умножителя 4 заносится код Ф 9=Ф 23=100, а регистр 38 переключается в состояние такта Тб,В течение такта Тб, содержащего и тактов 1.С поразрядного кодирования, реализуется алгбритм (4) путем нахождения такого кода Ф 23(й )=Ы=г(с,) =г , при котором наиболее точно выполняется приближенное равенство (4), Зто (как и в такте Т 4) осуществляется с помощью сравнения в каждом такте с е Тб кода Ф 4=(г(с )1л Л/ с кодом Ф 8=фб= р +о так, что в концепо И 28, П 36 и П 37 дешифратор 59 управляет переключением регистра 60 по алгоритму поразрядного кодирования. В связи с этим к концу Т а Тбь в регистре 60 формируется код Ф 23 -,/р+Ч с погрешностью, не превышаю- щей В такте ь е Тб по сигналу П 25=1генерируется импульс И 52=И 51=И 21,по окончанию которого регистр 38 переключается в состояние такта Т 7В такте Т 7 генерируется И 35, покоторому осуществляется съем с прелобразователя кодам =П 17 П 2 Ф 16 и колда г=ф 23, На этом цикл вычисленийзаканчивается, а следующий цикл начинается споступлением очередного импульса запуска И 22=0,Формула изобретения Цифровой преобразователь координат, содержащий умножитель, первый элемент ИСКЛЮЧА/ПЩЕЕ ИЛИ, блок поразрядногс кодирования сумматор на капливающий сумматор, первый коммутатор, блок элементов ИСКПОЧЛНХ/ЕЕ ИЛИ, элемент И, блок управления, содержащий шесть элементов И, пять элементов ИЛИ, первый и второй элементы ИНЕ, элемент ИСКЛ/ОЧЧОЩЕЕ ИЛИ, триггер, инверсный выход которого соединен с первым входом первого элемента И, бпок поразрядного кодирования содержит регистр аргумента, дешифратор, регистр сдвига, информационный вход последовательного кода и старшие разряды информационного входа параллельного кода которого подключены к шине логического нуля преобразователя, а младший разряд информационного входа параллельного кода - к шине логической единицы преобразователя, выходы регистра сдвига соединены с соответствующими входами дешифратора, выходы которого соединены с установочными входами регистра аргумен. та, причем входы знаковых разрядов кодов прямоугольных координат преобразователя соединены с входами пер 7 12903 вого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, тактовый вход и вход запуска. преобразователя соединены с вторым входом первого элемента И и входом установ. ки триггера и объединен с третьим входом первого элемента И блока управления соответственно, выход блока элементов ИСКЛЮЧАЮЩЕЕ ИЛИ соединен с входом первого слагаемого сумматора, вход второго слагаемого 10 сумматора подключен к шине логического нуля преобразователя, вход переноса сумматора соединен с выходом элемента И преобразователя, о т - л и ч а ю щ и й с я тем, что, с 15 целью повышения быстродействия, он содержит второй и третий коммутаторы, первую и вторую схемы сравнения, арктангенсный преобразователь, второй элемент ИСКЛЮЧАЮЦЕЕ ИЛИ, эле мент И-НЕ, а блок управления дополнительно содержит регистр сдвига, два элемента ИЛИ, два элемента НЕ, а блок поразрядного кодирования дополнительно содержит регистр резуль тата, входы кодов модулей первой и второй прямоугольных координат соединены с первыми и вторыми информационными входами первого коммутатора и первой схемы сравнения соответ ственно, выход "Больше" которой соединен с первыми входами второго элемента ИСКЛЮЧАЮЩЕЕ ИЛИ блока управления и второго элемента ИСКЛЮЧАЮЩЕЕ ИЛИ преобразователя, выход первого коммутатора соединен с первыми информационными входами второго и третьего коммутаторов, выход первого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ и вход знакового разряда кода первой прямо угольной координаты преобразователя соединен с выходами старших разрядов кода угла преобразователя,выход первого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ соединен с вторым входом второго элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, выход которого соединен с первым входом блока элементов ИСКЛЮЧАЮЩЕЕ ИЛИ и с первым входом элемента И преобразователя, второй вход которого соединен с выходом элемента И-НЕ преобразователя, входы которого соединены с выходами блока элементов ИСКЛЮЧАЮЩЕЕ ИЛИ, второй вход которого соединен с выходом арктангенсного преобразователя, информационный вход которого подключен к выходу регистра результата блока поразрядного кодирования, выход регистра аргумента 07которого соединен с выходом кода модуля полярного радиуса преобразователя и с вторым информационным входом второго коммутатора, выход которого соединен с входами множимого и множителя умножителя, входы разрешения записи множителя и множимого которого соединены с выходами первого элемента И-НЕ и второго элемента И блока управления соответственно, выход умножителя соединен с информационным входом второй схемы сравнения, второй информационный вход третьего коммутатора соединен с выходом накапливающего сумматора, управляющий вход третьего коммутатора соединен с первым выходом регистра сдвига блока управления, выход третьего коммутатора соединен с вторым информационным входом второй схе 11 мы сравнения, выходы Больше и Меньше которой соединены с соответствующими входами дешифратора блока поразрядного кодирования, выход которого соединен с первым входом первого элемента ИЛИ блока управления, второй выход регистра сдвига и выход второго элемента ИЛИ блока управления соединены соответственно с входом разрешения записи регистра результата и с соответствующим входом дешифратора, выход третьего элемента И блока управления соединен с установочным входом регистра сдвига и соответствующим входом дешифратора блока поразрядного кодирования, выходы элемента ИСКЛЮЧАЮЩЕЕ ИЛИ и третьего элемента ИЛИ блока управления соединены с управляющими входами первого и второго коммутаторов соответственно, выходы четвертого и пятого элементов И блока управления соединены с входом разрешения записи накапливающего сумматора, с выходом импульса конца цикла преобразования преобразователя, выходы сумматора соединены с выходами младших разрядов кода угла преобразователя, шина кода "100" и нина логического нуля преобразователя подключены к информационным входам и входам последовательного кода сдвигового регистра блока управления соответственно, первый выход регистра сдвига блока управления соединен с первыми входами четвертого и пятого элементов ИЛИ блока управления, второй выход регистра сдвига блока управления соединен с9 29 первым входом шестого элемента ИЛИ и вторым входом четвертого элемента ИЛИ блока управления, третий и четвертый выходы регистра сдвига блока управления соединены с первым входом третьего элемента ИЛИ и с вторыми входами элемента ИСКЛЮЧАЮЩЕЕ ИЛИ и третьего элемента ИЛИ, с первым входом седьмого элемента ИЛИ соответственно блока управления, пятый выход сдвигового регистра блока управления соединен с вторыми выходами шестого и седьмого элементов ИЛИ и первым входом второго элемента ИЛИ блока управления, шестой и седьмой выходы сдвигового регистра блока управления соединены с вторыми входами второго и пятого элементов ИЛИ и с первым входом пятого элемента И, счетным входом триггера блока управления соответственно, вход запуска преобразователя через первый элемент НЕ соединен с входом установки сдвигоного регистра блока управления, счетный вход которого соединен с выходом шестого элемента И блока управления, выход первого элемента И блока управления соединен с первыми входами третьего, четвертого, шестого элементов И, вторым входом 0307 1 Опятого элемента И и первыми входамипервого и второго элементов И-НЕблока управления, выход второго элемента И-НЕ блока управления соединенс вторым входом второго элемента Иблока управления, выход четвертогоэлемента ИЛИ блока управления соединен с вторым входом третьего элемента И и через второй элемент НЕ - с 10 вторым входом первого элемента ИЛИблока управления, выход третьего элемента ИЛИ блока управления соединенс третьим входом пятого элемента ИЛИблока управления, выход которого сое динен с вторым входом первого элемента И-НЕ блока управления, выходкоторого соединен с первым входомвторого элемента И блока управления,второй вход которого соединен с вы ходом второго элемента И-НЕ блокауправления, второй вход которого соединен с выходом шестого элемента ИЛИблока управления, выход седьмого элемента ИЛИ соединен с вторым входом 25 четвертого элемента И, выход первогоэлемента ИЛИ блока управления соединен с вторым входом шестого элемента И блока управления, выходы регистра аргумента блока поразрядного ко дирования соединены с информационными входами регистра результата, 129030/1290307 оставитель З.Шершневаехред Д.Олейник Редактор М,Дылын Г,Репетник ор Тирак б 73 ПодписноВНИИПИ Государственного комитета СССРпо делам изобретений и открытий3035, Москва, Ж, Раушская наб д. 4 Заказ 790 Проектная,Производственно-полиграфическое предприятие, г, Ужгор