Устройство для обмена данными

(71) Смоленское специальное кторско-технологическое бюро спрограммного управления(54) УСТРОЙСТВО ДЛЯ ОБМЕНА ДАННЫМИ(57) Изобретение относится к области вычислительной техники и можетбыть использовано в мультипроцессорных системах обработки информации ив системах обмена данными со множеством устройств ввода-вывода. Цельюизобретения является расширениефункциональных возможностей за счеторганизации мультипроцессорного режима работы. Устройство содержитблоки сопряжения с процессором, блокисопряжения с устройствами ввода-вывода, генератор импульсов, счетчик.1 з.п. ф-лы, 4 ил.Ф 1211Изобретение относится к вычислительной технике и может быть использовано в мультипроцессорных системахобработки информации и в системахобмена данными со множеством устройств ввода-вывода.Целью изобретения является расширение функциональных воэможностей. за счет организации мультипроцессорного режима работы. 10На фиг.1 приведена структурнаясхема устройства; на фиг.2 - структурная схема блока сопряжения с процессором; на фиг.З - структурнаясхема блока сопряжения с устройством ввода-вывода; на фиг.4 - схемаузла управления.Устройство содержит (фиг.1) процессоры 1.11.К; блоки 2.1,..2 Ксопряжения с процессором; магистрали 3.13.К управляющих и информационных сигналов; блоки 4.1,,4.М сопряжения с устройствами вводавывода (УВВ); устроиства 5.15,Мввода-вывода; генератор 6 импульсов; 25счетчик 7.Блок сопряжения с процессором(фиг.2) содержит дешифратор 8, второй триггер 9, первый триггер 10,узел 11 приемопередатчиков, первыйи второй элемент ИЛИ 12 и 13.Кроме того, на фиг.2 обозначеныцепи сигналов: управления 14, синхронизации 15, признака передачи 16,данных 17, запроса прерывания 18, 35ответ УВВ 19, запроса связи д 20,синхронизации21, признака передачи22, управления направлениемпередачи23, управление, данные24, запроса прерывания 1 25, запроса прерывания К 26, ответ УВВ1 27, ответ УВВ К 28.Блок сопряжения с УВВ содержит(фиг.З) узлы 29.129.К управления, узлы 30, 1,30,К приемопередатчиков, первый, второй, третийэлементы ИЛИ 31-33, дешифратор 34,регистр 35, мультиплексор 36, демультиплексор 37.Кроме того, на фиг.З обозначены 50 цепи сигналов: запроса связи 1 38;запроса связи К 39; управления,данные 1 40; управления, данные К 41;управления направлением передачи 42;управления направлением передачи 55 К 43; ответа УВВ 44; запроса прерывания 45; ответа УВВ 1 46; ответа УВВ К 47; запроса прерывания 1 48; 742Шзапроса прерывания К 49; адреса 50;разрешения 1 51; разрешения К 52;признака захвата магистрали 3.1 53;признака захвата магистрали З.К 54;управления УВВ 55; данные УВВ 56;синхронизации 57; признака передачи 58;. синхронизации 1 59; синхронизации К 60; признака передачи 1 61;признака передачи К 62.Узел управления содержит (фиг,4)элемент НЕ 63, первый - четвертыйэлементы И - НЕ 64-67, триггер 68,элемент ИЛИ 69,Устройство работает следующимобразом.При обращении какого-либо процесса к одному из УВВ на шине "УПР"соответствующего блока сопряженияс процессором выставляется управляющее слово, что приводит к появлению сигнала логической "1" на втором выходе дешифратора 8 и на информационном входе второго триггера 9. На шине "Данные" 17 устанавливается адрес вызываемого УВВ,сигналы "Признак передачи" 16 и"Синхронизация"15 принимают значение логической " 1". Это приводит к установлению в 1 триггеров 2 и 10. Сигнал23 управления направлением передачи с выхода триггера 10 поступаетна вход приемопередатчика, что приводит к передаче управляющего слова и адреса УВВ в магистраль 3.1 З.К.Сигнал 20 запроса связи поступаетна соответствующие входы всех блоков 4.1-4.М, например, на первыйвход узла управления 291 блока 4.1.На второй вход узла управления 29.1с определенной цикличностью поступает сигнал "1" с выхода регистра 35С тем же периодом на вход узла 30,1приемопередатчиков подается разрешение с второго выхода узла 29. 1 управления.Така как входы дешифратора 34 подключены к выходам счетчика, то на выходах дешифратора 34, а, следовательно, и регистра 35 поочередно принимают значение логической единицы сигналы разрешения магистрали, поступающие на вторые входы узлов 30. 1-30,К: Ром 1, Ром 2Ром К, Ром 1 и т.д.Поэтому по входам УВВ через соответствующий узел приемопередатчиков 30.1-30.К поочередно подключаютсямагистрали 3.1.3.23.1, 3. 1И ТДДешифратор 34 и регистр 35 образуют схему временного контроля. Если за время наличия сигнала логической ",1" на входе Ром 1.не поступитсигнал 44 ответа УВВ, то сигнал Ромпримет значение О, сигнал Ром 2 примет значение логической "1" и ковходам УВВ будет подключена магистраль 3.2,При поступлении сигнала 44 ответа УВВ в установленное времясоответствующий узел управления,например узел 29.1, формирует сигнал53 признака захвата магистрали 3.1,при этом на выходе элемента ИЛИ 33устанавливается уровень логическойединицы; что приводит к запоминаниюв регистре 35 текущего состояния дешифратора 34. Таким образом, сигналРомсохраняет значение 1, а Ром 2,Ром К - значение О.Это состояние, когда первый блоксопряжения с процессом установилсвязь с первым УВВ сохраняется в течение всего времени пока сигнал"Запрос связи" сохраняет значениелогической единицы. При этом направление передачи данных может изменяться в зависимости от значения сигнала "Признак передачи".По окончании цикла обмена информацией процессор устанавливает нашине "УПР" управляющее слово "Конец1связи . При этом сигнал с первоговыхода дешифратора 8 устанавливаеттриггер 9 в исходное состояние.Переход сигнала "Запрос связи" в состояние О приводит к переходу в состояние логического "О" сигнала 53на выходе узла 29.1 управления, аследовательно, и сигнала на выходеэлемента ИЛИ 33, Блокировка регистра 35 снимается и на его выходахРом,1 Ром К опять появляютсясигнала, соответствующие сигналамна выходе дешифратора, 34, Таким образом, установленный канал связимежду процессором 1.1 и УВВ 5.1 оказался разрушенным, и блок 4.1 переходит в режим опроса магистралей3. 1 3. 1 К. Если УВВ обнаружило ошибку в передаваемых данных, оно устанавливает в состояние "1" сигнал 45 запроса прерывания, который через демультиплексор 37 поступает на блок со 45 50 55 5 10 15 20 25 30 35 40 пряжения с процессором. На шине 56 Данные УВВ устанавливается адрес УВВ, обнаружившего ошибку и код ошибки. Процессор, приняв сигнал Запрос прерывания" записывает адрес УВВ и код ошибки в выделенную зону ОЗУ и обращение к,данному УВВ больше не производится.Кроме того, УВВ может потребовать сеанса связи при отсутствии канала связи с процессором. Для этого оно устанавливает сигнал "Запрос прерывания" в состояние логической "1", а на шине данных выставляет свой адрес.Для органиэации канала связи с х-м процессором необходимо, чтобы сигнал 51 и 52 принял значение логической "1".Рассмотрим формирование сигнала 51 "Разрешение 1" по схеме узла 29. 1 управления, представленной на фиг,4. При отсутствии установленного. канала и отсутствии запроса связи рт 1-го процессора на входах 3 и 1 присутствуют уровни О. На входе 2 периодически появляется сигнал "1". При одновременном появлении уровней "1" на входах 2 и 5 на выходе элемента И-НЕ 65 устанавливается уровень О, на выходе элемента И-НЕ 67- уровень "1". Следовательно, сигнал 51 принимает значение "1" на время присутствия "1" на входе 2.На это время устанавливается. кратковременный канал связи между данным УВВ и 1-м процессором, Процессор принимает сигнал "Запрос прерывания" и адрес УВВ с шины данных, а затем осуществляет обращение к данному УВВ по описанному алгоритформула изобретения. 1.Устройство для обмена данными, содержащее первый блок сопряжения с процессором, М блоков сопряжения с устройствами ввода-вывода, при этом первая группа управляющих входов-выходов блока сопряжения с процессором подключена к группе управляющих входов-выходов процессора, первый информационный вход-выход блока сопряжения с процессором подключен к информационному входу-выходу процессора, первая группа управляющих входов-выходов каждого блока сопряжения с устройством ввода-выво 1211742да подключена к группе управляющихвходов-выходов соответствующего устройства ввода-вывода, первая группаинформационных входов-выходов каждого блока сопряжения с устройствомввода-вывода подключена к информационному входу-выходу соответствующего устройства ввода-вывода, причем вторая группа управляющих входов-выходов блока сопряжения с процессором соединена с вторыми группами управляющих входов-выходов М блоков сопряжения с устройствами вводавывода, второй информационный входвыход блока сопряжения с процессором соединен с вторыми информационными входами-выходами М блоков соппряжения с устройствами ввода-вывода, о т л и ч а ю щ е е с я тем,что,с целью расширения функциональныхвозможностей за счет организациимультипроцессорного режима работы,в него введены 2 - К-й блоки сопряжения с процессором, генератор импульсов, счетчик, первые группы управляющих входов-выходов 2 - К-гоблоков сопряжения с процессором под 10 15 20 25 ственно, первые информационные входы-выходы 2 - К-го блоков сопряжения с процессором подключены к информационным входам-выходам 2 - К-го процессоров соответственно, причем вторые информационные входы-выходы Кблоков сопряжения с проце сором соединены с вторыми информационнымивходами М блоков сопряжения с устройствами ввода-вывода, вторые группы управляющих входов-выходов К блоков сопряжения процессором соединены с вторыми группами управляющихвходов-выходов М блоков сопряженияс устройствами ввода-вывода, выход 35 40 45 генератора импульсов соединен с счетным входом счетчика, группа выходовкоторого соединена с группами. адресных входов М блоков сопряжения сустройствами ввода-вывода, причемблок сопряжения с процессором содержит дешифратор, два триггера,узел приемопередатчиков, два элемента ИЛИ, при этом первый информационный вход-выход узла приемопередатчиков является первым информационным входом-выходом блока сопряжения с процессором, второй информационный вход-выход узла приемопере 50 55 ключены к группам управляющих входоввыходов 2 - К-го процессоров соответ- З 0 датчиков является вторым информационным входом-выходом блока сопряжения с процессором, вход дешифратора, синхровходы первого и второго триггеров, информационный вход первого т.;риггера, выходы первого и второго элементов ИЛИ образуют первую группу управляющих входов-выходов блока сопряжения с процессором, выходы первого и второго триггеров, синхровходы первого и второго триггеров, информационный вход первого триггера, М входов первого и второго элементов ИЛИ образуют вторую группу уйравляющих входов-выходов блока сопряжения с процессором, при-. чем вход дешифратора соединен с третьим информационным входом узла приемопередатчиков, управляющий вход которого соединен с выходом первого триггера, первый и второй выходы дешифратора соединены с нулевым и информационным входами второго триггера соответственно, при этом блок сопряжения с устройствами ввода-вывода содержит мультиплексор, демультиплексор, дешифратор, регистр, три элемента ИЛИ, К узлов приемопередатчиков, К узлов управления, при этом вход-выход первого элемента ИЛИ является первым информационным входом-выходом блока сопряжения с устройствами ввода-вывода, первый, второй выходы мультиплексора, выход второго элементаИЛИ и первый, второй информационные входы демультиплексора образуют первую группу управляющих входов-выходов блка сопРЯжениЯ с УстРойствами ввода-вывода, первые информационные входы-выходы К узлов приемопередатчиков образуют второй информационный вход-выход блока сопряжения с устройствами ввода-вывода, 2 К информационных входов мультиплексора, 2 К выходов демультиплексора, первые управляющие входы К узлов приемопередатчиков, первые входы К узлов управления образуютвторую группу управляющих входов блока сопряжения с устройствами ввода-вывода, группа входов дешифратора образует адресный вход блока сопряжения с устройствами ввода-вывода, причем в блоке сопряжения с устройствами ввода-вывода выходы дешифратора соединены с информационным2. Устройство по п.1, о т л и - ч а ю щ е е с я тем, что узел управ,ления содержит триггер, элемент ИЛИ, четыре элемента И-НЕ, элемент НЕ,25 7 1211 входом регистра, К выходов которого соединены с управляющими входами мультиплексора и демультиплексора и вторыми входами К узлов управления, первые выходы которых соединены с К входами третьего элемента ИЛИ, выход которого соединен с управляющим входом регистра и третьими входами К узлов управления, вторые выходы которых соединены с вторыми управля ющими входами К узлов приемопередатчиков, вторые информационные входы- выходы которых соединены с К входами-выходами первого элемента ИЛИ, информационные выходы К узлов приемо- передатчиков соединены с К входами второго элемента ИЛИ, четвертый и пятый входы К узлов управление соединены с первым и вторым информационными входами демультиплексора соответственно. 742 8при этом первый вход первого элемента И-НЕ соединен с нулевым входомтриггера и является первым входомузла, второй вход первого элементаИ-НЕ соединен с первым входом второго элемента И-НЕ и является вторымвходом узла, вход элемента НЕ является третьим входом узла, первыйвход третьего элемента И-НЕ являетсячетвеРтым входом узла, второй входвторого элемвнта И-НЕ является пятымвходом узла, выход триггера соединен с первым входом элемента ИЛИи является первым выходом узла, выход элемента ИЛИ является вторымвыходом узла, причем в узле управления выход элемента НЕ соединен стретьими входами первого и второгоэлементов И-НЕ, выходы которых соединены с первым и вторым входомчетвертого элемента И-НЕ соответст- .венно, выход которого соединен евторыми входами элементов ИЛИ итретьего элемента И-НЕ, выход которого соединен с единичным входомтриггера.1211742 ол о рект каз 642/54 Тираж 673 Подписно НИИЛИ Государственного комитета СССР по делам изобретений и открытий 35, Москва, Ж, Раушская наб., д,4/5