Квадратор

и 926652 ОПИСАНИЕИЗОБРЕТЕНИЯК АВТОРСКОМУ СВИДЕТЕЛЬСТВУ Союз СоветскихСоциалистическихРеспублик(61) Дополнительное к авт. сеид-ву(22) Заявлено 11. 07, 80 (21) 2962808/18-24с присоединением заявки Мо(23) ПриоритетОпубликовано 070182. Бюллетень Ио 17 51) М,Кл з 6 06 Г 7/552 Государственный комитет СССР по делам изобретений и открытийДата опубликования описания 070582(54) КВАДРАТОР Устройство относится к вычисли-. тельной технике и может быть использовано в устройствах ввода и вывода информации ЦВМ, в системах программного управления и автоматического регулированияИзвестны устройства для пересчета и возведения в квадрат импульсных сигналов, содержащие и -разрядный счетчик импульсов, 2 п-разрядный сумматор, логические элементы И, ИЛИ, НЕ 1 и 2 .Эти устройства обладают ограниченными функциональными возможностями, так как не позволяют реверсивно изменять значение функции на выходе устройства, что особенно важно для систем автоматического управления и регулирования.Наиболее близким по техническОй сущности к предлагаемому является реверсивный квадратор, позволяющий реверсивно изменять значение функции на выходе устройства, содержащий и-разрядный реверсивный счетчик, суммирующий 2-разрядный блок, состоящий из (и+1)-разрядного параллельного .сумматора и (и)-разрядного реверсивного счетчика, блока управления, состоящего из триггера,прямой и инверсный выходы которогосоединены с первыми входами соответственно первого и второго элементов И, выходы которых подключенык входу сложения и вычитания (и)- разрядного реверсивного счетчикасоответственно, шести элементов И,двух элементов ИЛИ, элемента задержки, вход которого соединен с выходом первого элемента ИЛИ и и блоковформирования суммы и переноса 3.Недостатком известного реверсивного квадратора является сложноепостроение цепей схемы формированиясуммы и переноса, что снижает егонадежность.1 Цель изобретения - упрощение схеыд реверсивного квадратора и повышение его надежности.Указанная цель достигается тем,что квадратор, содержащий и -разрядный реверсивный счетчик, суммирую,щий 2 п-разрядный блок, состоящий из(и +1)-разрядного параллельного сумматора и (и)-разрядного реверсивного счетчика, блок управления, состоящий из триггера, прямой и инверсный выходы которого соединены .с первыми входами соответственно первого ЗО и второго элементов И, выходы кото 926652Рых подключены к входам сложения ивычитания (и -1)-разрядного реверсивного счетчика соответственно,шести элементов И, двух элементовИЛИ, элемента задержки, вход которого соединен с выходом первого 5элемента ИЛИ и п блоков формирования суммы и переноса, блок управления содержит второй триггер, второйэлемент задержки, группу элементовИ, причем вход сложения квадратора 10соединен с единичным установочнымвходом первого триггера и первымивходами первого и второго элементовИЛИ блока управления, а вход вычита"ния квадратора соединен с нулевым (5установоччым входом первого триггераи вторыми входами первого и второгоэлементов ИЛИ, выход второго элемента ИЛИ соединен с единичным установочным входом веерного триггера,единичный выход которого соединен спервым вхоДом третьего элемента Иблока управления и с первыми входамиэлементов И группы, выход третьегоэлемента И блока управления соедИнен с суммирующим входом и-разрядного реверсивного счетчика, выходпервого элемента задержки соединенс входом второго элемента задержки,со счетным входом (и+1)-разрядногопараллельного сумматора и с вторымивходами первого и второго элементовИ блока. управления, выход второгоэлемента задержки соединен с первымвходом четвертого элемента И и совторым входом третьего элемента Иблока управления, третий вход которого соединен с единичным выходомпервого триггера, второй вход четвертого элемента И соединен с нулевым выходом первого триггера, а выход четвертого элемента И соединенс нулевым установочным входом второго триггера, со счетным входомпервого триггера, с третьим входомпервого элемента ИЛИ и с вычитающим 45входом п -разрядного реверсивногосчетчика, разрядные. выходы которогоподключены ко вторым входам элементов И группы, единичный выход первого триггера соединен с первым входом 5 Опятого элемента И блока управления,информационным входом первого разряда (и+1) -разрядного сумматора,прямой выход которого соединен совторым входом пятого элемента И блока управления, первый и второй информационные входы -го разряда(и+1)-разрядного параллельного сум-матора подключены к первому и второму выходам -го блока формированиясуммы и переноса соответственно,а прямой и инверсный выходы -горазряда (и+1)-разрядного параллельного сумматора подключены к первомуи второму входам блока формированиясуммы и переноса, третий и четвертый 65 входы которого соединены с прямым иинверсным выходами соответственнопервого триггера блока управления,выход-го элемента И группы подключен к пятому входу блока формирования суммы и переноса, шестой входкоторого, кроме первого блока, подключен к третьему выходу (-1)-го,кроме п-го, блока формирования суммы и переноса, выход пятого элементаИ блока управления соединен с шестымвходом первого блока формированиясуммы и переноса, третьи входы первого и второго элементов И блока управления подключены к третьему выходуи-го блока формирования суммы и переноса.Кроме того, блок формирования,суммы и переноса содержит четыреэлемента И-НЕ и элемент ИЛИ, причемпервые входы элемента ИЛИ и первогоэлемента И-НЕ соединены с выходом-го элемента И группы, подключенно"го к пятому входу блока, а их выходысоединены соответственно с первымивходами второго и третьего элементов И - НЕ и являются первым и вторымвыходами блока соответственно, второй и, третий входы третьего элемента И-НЕ соединены с выходами соответственно второго и четвертого элементов И-НЕ, выход третьего элемента И-НЕ является третьим выходомблока, второй и третий входы второгоэлемента И-НЕ являются соответственно Вторым и четвертым входами блока,первый вход четвертого элемента И-НЕподключен к выходу элемента ИЛИ,второй и третий входы четвертогоэлемента И-НЕ являются соответственно первым и третьим входами блока,вторые входы элемента ИЛИ и первогоэлемента И-НЕ блока являются шестымвходом блока, выход третьего элемента И-НЕ и-го блока является третьимвыходом и-го блока.На чертеже приведена функциональная схема устройства.Схема содержит о -разрядный реверсивный счетчик 1, суммирующий п -разрядный блок 2, состоящий из (о+1) -разрядного параллельного сумматора3 и (и) -разрядного реверсивногосчетчика 4, триггеры 5 и 6, элементы ИЛИ 7 и 8, элементы 9 и 10 задержки, элементы И 11-16, блок 17формирования суммы и переноса, элемент ИЛИ 18, э)цементы И-НЕ 19-22.Предлагаемое устройство работаетследующим образом,При поступлении импульса логическая единица по входу сложениятриггер 5 устанавливается в состояние,при котором на его единичномвыходе формируется потенциал логической ф 1, подача которого в блоки 17 на первые входы элементовИ-НЕ 20 дает разрешение на операцию Сложение, Одновременно поступление логической 1 на первый вход элемента И 15 и на управляющий вход триггера младшего разрядасумматора 3 дает разрешение на добавление единицы к числу, записанно ыу в блоке 2,При поступлении импульса логической 1 ф по входу вычитаниятриггер 5 устанавливается в положение 101, при котором на его единичном выходе формируется потенциаллогического 101, а на нулевом выходе - логической 1 ф 1 ф, подача которого на первые входы всех элементов И-НЕ 21 блоков 17 дает разрешение на операцию Вычитаниеф. Одновременно импульс, поступающий пошине вычитания, пройдя через элементы ИЛИ 7 н ИЛИ 8, соответственно 15 устанавливает триггер б в состояние1 и поступает на вход элемента9 задержки, С единичного выходатриггера б потенциал логической1 поступает на первые входы всех 20 элементов И 16 и все триггеры счетчика 1 подключаются к элементу 20,С выхода элемента 9 задержки импульслогической 1. поступает на входэлемента 10 задержки и на счетныевходы всех триггеров сумматора 3,в котором происходит переключениетриггеров, у которых на обоих управляющих входах присутствуют потенциалы логической 1 ф. ОдновреЗО менно импульс логической 111 свыхода элемента 9 задержки поступает на второй вход элемента И 13,на первом входе которого присутствует потенциал логической ф 1, 35 поступающий с нулевого выхода триггера 5. При этом, если на 3-ий входэлемента И 13 подан с выхода элемента И-НЕ 22 старшего разряда блока17 потенциал логической 111, тона выходе элемента И 13 формируетсяимпульс логической ф 1 ф переноса,который поступает.на вычитающий входреверсивного счетчика 4 и вычитаетиз него единицу. Этой операцией заканчивается вычитание удвоенногочисла, записанного в счетчике 1; изчисла, записанного в блоке 2, С выхода элемента 10 задержки импульслогической фф 1 проходит черезэлемент И 11, на второй вход которого подан с нулевого выхода триггера5 потенциал логической 11 и поступает непосредственно на счетныйвход триггера 5, вычитающий входреверсивного счетчика 1, установоч ный вход триггера б и через элементИЛИ 8 на вход элемента 9 задержки,Через элемент И 12 импульс не проходит так как на один из его входовУвелевподан потенциал логического 0 60 поступающий с единичного выходатриггера 5. При этом установка триггера б в нулевое состояние, при котором на первые входы всех элементовИ 16.поступает потенциал логического 650обеспечивает отключение всехФ При этом, если триггер младшего разряда сумматора 3 находится в единичном состоянии, то на выходе элемента И 15 формируется логическая 1 переноса, которая поступает в блок 17 формирования суммы и переноса, соединенный с младшим разрядом реверсивного счетчика 1 и вторым разрядом сумматора 3, Одновременно импульс, поступивший по шине сложения, пройдя через элементы . ИЛИ 7 и ИЛИ 8, соответственно уста.навливает триггер б в единичное состояние и поступает на вход элемента 9 задержки. С единичного выхода триггера 6 потенциал логической 11 поступает на первые входы всех Й элементов И 16, при этом происходит подключение всех триггеров реверсивного счетчика 1 к блокам 17 формирования суммы и переноса. С выхода элемента 9 задержки импульс логическойэ 1 поступает на вход элемента 10 задержки и на счетные входы всех триггеров сумматора 3, в котором происходит переключение триггеров, у которых.на обоих управляющих входах присутствуют потенциалы логической 11 ф 1. Одновременно импульс логической 1 с выхода элемента 9 задержки поступает на второй вход элемента И 14, на первом входе которого присутствует потенциал логической 1 фф, поступающий с единичного выхода триггера 5. При этом, если на третий вход элемента И 14 подан с выхода элемента И-НЕ 22 старшего разряда блока 17 потенциал логической 1 ф то на выходе элементаГИ 14 формируется импульс логичесной 1 ф переноса, который поступает на суммирующий вход реверсивного счетчика 4. Этой операцией заканчивается сложение удвоенного числа, записанного в счетчике 1, с содержимым суммирующего 2 п-разрядного бло к 2 плюс единица. С выхода элемента ау И10 задержки импульс логической 1 через элемент И 12, на другие входы которого поданы потенциалы логической ф 1, поступает на суммирующий вход реверсивного счетчика 1 и добавляет единицу к записанному ранее числу. Одновременно с выхода элемента 10 задержки импульс поступает на вход элемента И 11, но не прохсщит через него, так как на второй вход элемента И 11 поступает с нулевого выхода триггера 5 потенциал логического нуля. На этом цикл реализации математической зависимостиразрядов счетчика 1 от блоков 17,Поступление импульса на вычитающийвход реверсивного счетчика 1 уменьшает число, записанное ранее, наединицу,По заднему фронту импульса, поступающего на счетный вход триггера5, данный триггер устанавливаетсяв единичное состояние и с его единичного выхода на первые входы всехэлементов И-НЕ 20 поступает потенциал логической ф 1 фф, т.е. Форми 10 руется разрешение на операцию Сложение, одновременно потенциаллогической 1 ф поступает на управляющий. вход триггера младшего 15 элемента И 15, что дает разрешениена добавление единицы в блоке 2.С выхода элемента 9 задержкиимпульс логической ф 1 поступает 20 на счетные входы всех триггеров.сумматора 3 и в сумматоре происходитпереключение тех триггеров, у которых на управляющих входах присутствуют потенциалы логической 1.В результате к числу, записанномув блоке 2, добавляется единица.На этом цикл реализации матема"тической зависимости (а -1) =ая -2 ++ 1 заканчивается,Для пояснения функционированиясхемы формирования суммы и переносарассмотрим работу промежуточного-го разряда блока 2, соединенногос ( +1) -ым разрядом сумматора 3 и1-ым разрядом реверсивного счетчика1, при различных сочетаниях слагаемых и наличии единицы переноса изпредыдущего ( -1)-го разряда,35 Рассмотрим операцию ффСложениеф.При сложении на первый вход эле мента И - НЕ 20 подан разрешающий потенциал логической 1, а на вход элемента И-НЕ 21 - запрещающий логический ОюВариант 1. Триггер ( +1)-го раз 45 ряда сумматора 3 находится в единичном состоянии и/или триггЕр-горазряда реверсивного счетчика 1 находится в единичном состоянии, ноотсутствует единица переноса из 50( -1)-го разряда, или поступает единица переноса, но триггер-го разряда счетчика 1 находится в нулевомсостоянии, Тогда на один из входовэлемента ИЛИ 18 поступает потенциаллогической 1 ф, а на один из входов элемента И-ЙЕ 19 - потенциаллогического 0 ф. При этом на выМодах элементов ИЛИ 18 и И-НЕ 19Формируютая потенциалы логической1 ф, которые поступают на управляющие входы триггера (+1)-го разряда сумматора 3. Одновременно потенциал логической 1 ф поступаетна второй вход элемента И-НЕ 20,60 65 разряда сумматора 3 и на первый вход на третий вход которого также подан потенциал логической 1,поступающий с единичного. выходатриггера (+1)-го разряда сумматора 3.В результате совпадения трех сигналов логической 1 на входе элемента И-НЕ 20 на его Выходе формируется потенциал логического 0 ,который поступает на вход элементаИ - НЕ 22 и на его выходе формируетсяпотенциал логической ф 1 переноса.При поступлении импульса на счетныйвход триггера (1 +1)-го разряда сумматора 3 происходит его переключение в нулевое состояние.Вариант 2Триггер-го разряда реверсивного счетчика 1 находится в единичном состоянии и поступает единица переноса из (1-1)-горазряда. Тогда присутствие двух потенциалов логической 1 на входеэлемента И-НЕ 19 обеспечивает на еговыходе потенциал логического 0,который поступает на управляющийвход триггера ( +1)-го разряда сумматора 3 и на вход элемента И-НЕ 22,на выходе которого, независимо отсостояния триггера (1+1)-го разрядасумматора 3, формируется логическая1 ф переноса. При поступлении импульса на счетный вход триггера( +1) -го разряда сумматора 3 последний не реагирует, так как на его управляющий вход подан запрещающийпотенциал логического ф 0,Вариант 3. Триггер-го разрядареверсивного счетчика 1 находитсяв нулевом состоянии и отсутствуетединица переноса из ( -1)-го разряда, Тогда на выходе элемента ИЛИ 18Формируется потенциал логическогоф 0, который поступает на управляющий вход триггера+1)-го разрядасумматора 3 и на вход элементаИ-НЕ 20, на выходе которого формируется потенциал логической фф 1 фНа выходе элементов И-НЕ 19 иИ-НЕ 21, в связи с присутствием наих входах потенциалов логических0, также формируются потенциалы логических ф 1, В результатесовпадения на входе элемента И-НЕ 22трех потенциалов логических 1на его выходе формируется потенциаллогического Оф, информирующий оботсутствии единицы переноса, Припоступлении имйульса на счетный входтриггера ( +1)-го разряда сумматора3 триггер, независимо от его состояния, не реагирует в связи с присутствием на управляющем входе потенциала логического 0 ф. Рассмотрим операциюВычитание .При вычитании на первый вход элемента И - НЕ 20 подан запрещающий потенциал логического ффОф, на вход .элемента И-НЕ 21 - разрешающий логической 1В а р и а н т 1, Триггер (1+1) -горазряда сумматора 3 находится в единичном состоянии и/или триггер 1 -горазряда реверсивного счетчика 1 находится в единичном состоянии, ноотсутствует единица переноса из(1 -1)-го разряда (при операции Вычитание единица переноса являетсяединицей вычитания из более старшего разряда сумматора), или поступаетединица переноса, но триггер 1 -горазряда счетчика 1 находится в нулевом состоянии,Тогда на один из входов элементаИЛИ 18 поступает потенциал логической 1, на один из входов элемента И-НЕ 19 - потенциал логическогоО. При этом на выходах элементовИЛИ 18 и И-НЕ 19 формируются потенциалы логической ф 11, которые поступают на управляющие входы триггера (1 +1)-го разряда сумматора 3, Одновременно потенциал логической фф 1поступает на первый вход элементаИ-НЕ 22.Так как на входы элементов И - НЕ 20и И-НЕ 21 поступают потенциалы лоЮгического О.ф, то на их выходахфор руются потенци "ы логических 30111, которые поступают на другиевходы элемента И-НЕ 22. В результате совпадения трех потенциалов логических 1 ф на входе элементаИ - НЕ 22 на его выходе формируетсяпотенциал логического фОф, информирующий об отсутствии единицЫ переноса. При поступлении импульса насчетный вход триггера (1 +1)"го разряда сумматора 3 триггер переключается в нулевое состояние,40В а р и а н т 2. Триггер-горазряда реверсивного счетчика 1 находится в единичном состоянии ипоступает единица переноса из (1 -1) -го разряда. Тогда присутствие двух 45потенциалов логической фф 11 навходе элемента И-НЕ 19 приводит кформированию на его выходе потенциала логического О, который поступает на управляющий вход триггера 50(1 +1)-го разряда сумматора 3 и иавход элемента И-НЕ 22, на выходекоторого независимо от состояниятриггера (1 +1)-го разряда сумматора.3 формируется потенциал логической1 переноса. При поступлении импульса на счетный вход триггера(1 +1)-го разряда сумматора 3 триггерне реагирует и сохраняет свое первоначальное состояние.60В а р и а н т 3, Триггер (1+1)-го разряда сумматора 3 находится в нулевом состоянии и/или триггер 1 -го разряда счетчика 1 находится в единичном состоянии, но отсутствует единица переноса, илн поступаетединица переноса нз (1 -1)-го разряда, но триггер 1-го разряда счетчика 1 находится в нулевом состоянии.Тогда на один из входов элементаИЛИ 18 поступает потенциал логической 1, на один из входов элемента И-НЕ 19 - потенциал логического. ффО. При этом на выходахэлементов ИЛИ 18 и И-НЕ 19 формируются потенциалы логической ф 1,которые поступают на управляющиевходы триггера (1+1)-го разрядасумматора 3.Одновременно потенциал логической ф 11 поступает на второй входэлемента И-НЕ 21, на третий входкоторого также подают потенциал логической 1, поступающий с нулевого выхода триггера (1+1)-го разряда сумматора 3.В результате совпадения трех сигналов логических фф 11 на входеэлемента И-НЕ 21 на его выходе формируется потенциал логического О,который поступает на вход элемента И-НЕ 22, и на выходе элементаИ-НЕ 22 формируется потенциал логической 1 ф 1 ф переноса. При поступлении импульса на счетный вход триггера (1+1)-го разряда сумматора:3 происходит его переключение в единичное состояние.На основании изложенного следует,что введение в блок управления триггера со счетным входом и линии задержки, а в каждый блок формированиясуммы и переноса четырех элементовИ-НЕ с описанными выше соединениями,позволит значительно упростить схемуреверсивного квадратора и тем самымповысить его надежность,е Формула изобретения1. Квадратор, сОдержащий и -разрядный реверсивный счетчик, суммирующий 2 и-разрядный блок, состоящий из (п+1)-разрядного параллельного сумматора и (и)-разрядного реверсивного счетчика, блок управления, состоящий из триггера, прямой и инверсный выходы которого соединены с первыми входами соответственно первого и второго элементов И, выходы которых подключены к входам сложения и вычитания (и)-: разрядного реверсивного счетчика соответственно, шести элементов И, двух элементов ИЛИ, элемента задержки, вход которого соединен с выходом первого элемента ИЛИ, и И блоков формирования суммы и переноса, отличающийся тем, что, с целью упрощения, блок управления содержит второй триггер, второй эле. мент задержки, группу элементов И, 926652 12причем вход сложения квадратора соединен с единичным установочным входом первого триггера и первыми входами первого и второго элементовИЛИ блока управления, а вход вычитания квадратора соединен с нулевым 5установочным входом первого триггера и вторыми входами первого и второго элементов ИЛИ, выход второгоэлемента ИЛИ соединен с единичнымустановочным входом второго тригге- )Ора, единичный выход которого соединен с первым входом третьего элемента И блока управления и с первымивходами элементов И группы, выходтретьего элемента И блока управления соединен с суммирующим входоми-разрядного реверсивного счетчика,выход первого элемента задержки соединен с входом второго элемента задержки, со счетным входом (и+1) -разрядного параллельного сумматораи с вторыми входами первого и второго элементов И блока управления,выход второго элемента задержкисоединен с первым входом четвертогоэлемента И и со вторым входом третьеГо элемента И блока управления,третий вход которого соединен с единичным выходом первого триггера,второй вход четвертого элемента Исоединен с нулевым выходом первоготриггера, а выход четвертого элемента И соединен с нулевым установочным входом второго триггера, сосчетным входом первого триггера, стретьим входом первого элемента ИЛИ,и с вычитающим входом и"разрядногореверсивного счетчика, разрядныевыходы которого подключены ко вторымвходам элементов И группы, единичныйвыход первого триггера соединен с 40первым входом пятого элемента И блока управления, информационным входомпервого разряда (и+1)-разрядногосумматора, прямой выход которогосоединен со вторым входом пятого 45элемента И блока управления, первыйи второй информационные входы ) -горазряда (и+1)-разрядного параллельного сумматора подключены к первомуи второму выходам, -го блока формирования суммы и переноса соответственно, а прямой и инверсный выходы-го разряда (и+1)-разрядного параллельного сумматора подключены к первому и второму входам блока формирования суммы и переноса, третий и четвертый входы кЬторого соединены с прямым и инверсным выходами соответственно первого триггера блока управления, выход -го элемента И группы подключен к пятому входу блока формирования суммы и переноса, шестой входкоторого, кроме первого блока, подключен к третьему выходу ( -1)-го, кроме и -го, блока формирования суммы и переноса, выход пятого элемента И блока управления соединен с шестым входом первого блока формирования суммы и переноса, третьи входы первого и второго элементов И блока Управления подключены к третьему выходу и -го блока формирования суммы и переноса.2. Квадратор по и, 1, о т л ич а ю щ и й с я тем, что блок формирования суммы и переноса содержит четыре элемента И-НЕ и элемент ИЛИ, причем первые входы элемента ИЛИ и первого элемента И-НЕ соединены с выходом -го элемента И группы, подключенного к пятому входу блока, а их выходы соединены соответственно с первыми входами второго и третьего элементов И-НЕ и являются первым и вторым выходами блока соответственно, второй и третий входы третьего элемента,И-НЕ соединены с выходами соответственно второго и четвертого элементов И-НЕ, выход третьего элемента И-НЕ является третьим выходом блока, второй и третий входы второго элемента И - НЕ являются соответственно вторым и четвертым входами блока, первый вход четвертого элемента И НЕ подключен к выходу элемента ИЛИ, второй и третий входы четвертого элемента И-НЕ являются соответственно первым и третьим входами блока, вторые входы элемента ИЛИ и первого элемента И-НЕ блока являются шестым входом блока, выход третьего элемента И-НЕ и -го блока является третьим выходом п -го блока. Источники информации,принятые во внимание при экспертизе 1, Авторское свидетельство СССР Р 555399, кл. 6 Об Р 7/38, 1975,2. Авторское свидетельство СССР Р 475619, кл. 6 Об Р 7/38, 1973. 3, Авторское свидетельство СССР У 674015, кл, С Об Г 7/38, 1977,926652 Составитель О. СавинКешеля Техред )Х, Кастелевич Корректор А, Дзятко еда з 2 Филиал ППП ффПатентф, г, ужгород, ул, Проектная, 4 2/4 1 Тираж 732 ВНИИПИ Государственного по делам изобретений 113035, Москва, Ж-. 35, РаушсПодписноекомитета СССРоткрытийая наб д. 4/