Арифметическое устройство

)М,Кл, С 06 Г 7/3 21) 1 Заявлено 14.06,7 569/24 присоединением заявки 43) Прноритет -еоударотаеииыи комитетВоаета Ииииотроа ЮМ по делам иоооретеиий(54 ИФ МЕХ КОЕ УСТРОЙСТ зоб полне нен И ретение относится к вычислитель - ной технике, а именно к двоичным арифме:- тическим и логическим устройствам для выния арифметических и логических операций с фиксированной и плавающей запятойИзвестно арифметическое устройство, содержашее два входных регистра, входы которых соединены с входами память и десятичная арифметика" устройства, а выходы прямого и обратного кодов этих регистров ссединены соответственно с входами прямого и обратного кодов первого и второго коммутаторов, выходы которых подключены квходам первого и второго буферных регистьров соответственно, выходы буферных ре -гистров соединены с входами сумматора,выходы суммы и переносов которого сое -динены соответственно с входами регистровсуммы и переносов, 1 тричем выходы этихрегистров соединены через схему приведения переносов с входами регистра результата, выходы которого соединены с входамипервоГо входноГО регис",."рз сдвигателисхОмы анализа на нудь, дешифраторы нулевыхтетрад, узел логических опер. ций, узлы уп= равления делением, умножением, общимиоп радиями выходы которых соединены суправляющими входами входных и буферныхрегистров, регистры порядков, входы которых соединены с входами "память" устройства, а выходы - с сумматором порядков,выход которого соединен с регистром раз -ности порядков, а выход этого регистра подключен к входам счетчика,Известное устройство имеет большое количество оборудования.Бель изобретения -. уменьшение количества оборудования при сохра ии быстродействия устройства.Для этого в предлагаемое устройствовведены первый дополнительный регистр,первые входы которого соединены с выхо -дами счегика, подключенными также к входам узла управления общими операциями, выходы которого подключены ко вторым входам первого и к входам второго дополни -тельного р-.гистра, выходы первого и вто -рого дополнительных регис гров соединены сВходам п первого и второго входных регистровсоютвеогненновыходы первого входного регистрв соединены с входами первого сдвигатепяи входами второго сдвигателя, выход которогосоединен с входами второго буферного регистра, выходы первого и второго буферныхрегистров соединены соответственно с входами второго и первого входных регистров,регистра результата и узлов управления соединены через коммутатор с входами сумматора, регистры суммы и переносов соединены соответственно с входами первого и вто рого буферных регистров и первой и второйсхем анализа нуля, выходы которых соединены с входами уэпа управпения делением,выходы первого буферного регистра соединены также с входами третьего сдвигатепя, 1 Ьвыходы которого подкпючены к входам первого входного регистра, и с первыми входами уэпа логических операций, другие входыкоторого соединены с входами второго буферного регистра, а выходы подкпючены к 2 Овходам первого входного регистра, при этомвходы дещифраторов нупевых тетрвд соединены с выходами второго входного регистра, а выходы - с входами узла управленияумножением, 2 Ь На чертеже изображена блок-схема предлагаемого устройства,Арифметическое устройство состоит иэдвух входных регистров 1 и 2, спужащихдпя приема операнд, двух буферных регистров 3 и 4, на которые подаются операнды,подготовленные для сложения (сдвинутыевлево ипи вправо, инвертированные, обнупенные целиком или частично и т. д.), суммато:ра 5, который скпадывает три спагаемых,а затем полученные попусуммы и переносыскладывает второй раз и вторичные попусуммы и переносы запоминает на регистре 6сумм и регистре 7 переносов; схемы 8 приОведения переносов и регистра 9 результата,К регистру 1 подключены выходы сдвигатепя 10 (впево 4, влево 8 и прямой кодбез сдвига), связанных с регистром 3; выходы схем 11 И и ИСКЛЮЧАЮШЕЕ ИЛИ,связанных с регистрами 3 и 4; выход восьмиразрядного допопнитепьного регистра 12,с выходов которого имеется возможностьзаписать информацию в любую часть регистра 1. Кроме того, регистр 1 связан повходу с регистром 9 резупьтата и с входами фпамятьф и "десятичная арифметика"арифметического устройства.Таким образом, регистр 1 спужит нетолько для приема первого операнда, но и 35дпя записи в память резупьтвта операцийдвоичного и десятич ого арифметическогои логического устройств.Регистр 2 также связан с входами фпамять" устройства дпя приема второго опе - Ю ранда; с восьмираэрядными допопнитепьнымрегистром 13, информацию с которого можно записать в любую часть регистра 2.К регистру 3 подключены выходы сдвигателя 14 (вправо 1, вправо 4, вправо 8,прямой и обратный код беэ сдвига, влево 1 ),связанных с регистром 1, а также цепьсдвига впево 1, связанная с регистром 6.К регистру 4 подкпючены выходы сдвигатепя 18 (впево 2, впево 2 обратным кодом и впево 3), связанных с регистром 1;выходы сдвиговых цепей 16 (вправо 1, прямой и обратный код беэ сдвига), связанныхс регистром 2, а также цепь сдвига впево2, связаннвя с регистром 7,Кроме того регистр 2 связан по входус регистром 3 а регистр 1 - с регистрами 4 и 9.Третий вход сумматора 5 подкпючен квыходу схемы 17 выборки третьего спагаемого, входы которой связаны с регистром9 цепями прямого и обратного кода и вправо 4.При работе с плавающей запятой порядки операнд из бпокв центрапьного управпения через входы фпамятьф поступают навосьмираэрядные регистры порядков 18 и19, выходы которых соединены с входамисумматора 20 порядков, сумма (разность)запоминается на регистре 21 суммы порядков, Выходы регистра 21 соединены сосчетиком 22 сдвига, где осуществпяетсякорректировка в зависимости от нормапизации резупьтата. Скорректированный порядок резупьтата поступает на регистр 12, с которого передается в восемь старших разрядов регистра 1К регистру 2 подкпюченв схема 23 анализа множитепя и схема 24 нулевых тетрад, выходы которых связаны со схемой 28 управления выполнением операции умножения. К регистру 6 подключена первая схема 26 внапиза на нудь, к регистру 7 - вторая схема 27 анапиэа на нудь, выходы которых связаны со схемой 28 управпения выпопнением операции делении.Выходы счетчика 22 подключены также к схеме 29 управпения операциями спожения, сдвига и логическими операциями.Выходы схем управления 28, 28 и 29 подкпючены к регистрам 1-4 и управпяют их работой.Устройство работает спедуюшим образом.При сложении (вычитании) с фиксированной запятой операнды поступают на входные регистры 1 и 2, Первый операнд подается на регистр 3 прямым кодом, второй - на регистр 4 прямым кодом при спо5женин, обратным при вычитании. При вычитании прибавляется единица в младший раэ - ряд сумматора 5 для получения дополнительного кода. На схеме 8 происходит приведение переносов и окончательный результат запоминается на регистре 9, а затем передается на регистр 1 для записи в память.При сложении (вычитании) с плавакпней запятой производится выравнивание поряд - ков по результату выщтания их на сумма- О торе 20. Сдвиги вправо и влево предус а чърены между регистрами 1 и 3, поэтому когда требуется сдвигать второй операнд, производится замена операндов и первый ока - зываетси на регистре 2, а второй - на регистре 1. Сдвиги вправо операнда с мень - шим порядком происходят до тех пор, пока счетчик 22 сдвигов, куда поступила раз - ность порядков с регистра 21, не обнулится. После сложения мантисса результата нормализуется сдвигами влево между регистрами 1 и 3, а в счетчике 22 кооректи - руется порядок результата. Операпия заканчивается передачей порядка со счетчика 22 на дополнительный регистр 12, с которого он заносится в старшие восемь разрядов регистра 1, где уже в остальных разрядах помешена мантисса результата.Операпии фсдвиг влево и "сдвиг вправо" осуществляются над первым операндом. Кь- ЗО личество разрядов, на которое требуется сдвинуть первый операнд, заносится в счетчик 22 сдвигов. Между регистрами 1 и 3 имеется набор сдвигателей 10 и 14, поэвьляюких осуществлять передачи информации со сдвигом вьраво или влево на 8,4 и 1 разрядТакой набор сдвиговых пеней позвс- ляет сравнительно быстро сдвинуть операчд на любое количество разрядов. Например, в том случае, когда требуется сдвинуть первый операнд на 47 разрядов, сначала происходит 5 сдвигов по 8 разрядов, что занимает 5 тактов, потом один сдвиг на 4 ра: ряда, что занимает 1 такт и три сдвига на 1 разряд, что занимает 3 такта. Таким образом, на 9 тактов происходит сдвиг операнда на число 47. В процессе сдвигов из счетчика 22 вычитаются сначала 8, потом 4, потом 1, и сдвиги прекращаются при пол - ном обнулении счетчика сдвигов 22.Логические операпии И и ИСКЛЮЧАЮ - БЕЕ ИЛИ выполняются на регистре 1. Для этого первый операнд переписывается в регистре 3, второй - в регистр 4; схема управления 29 вырабатывает сигнал разрешения на схему 11 и в регистр 1 заносится результат операщщ. При логической опера - пни ИЛИ на регистр 1 подаются оба операнда одновременно с регистров 3 и 4, В этом случае триггеры регистра 1 реагируют на дизьюнкпию двух передач.Умножение осуществляется младшими разрядами вперед, одновременно на 4 разряда без анализа питого, с запоминанием переноса из младшей тетрады множителя. Кратные множимого поступают на регистры 3 и 4 согласно табл. 1Таблипа 1.522497 нос втетрад ает н то ж дующем полутакт произведением, с вправо, Таким об итера-и с и й запятой цро-. имого. Нормадится, так как ж множителя лизац оизв ньщает колих нулевых тет улевых тет чество итерации на ч о эти 25 с состветствуведения, что хеме управлени н Перенос в следующую тетраду задаетшестнадцатикратное множимое. Для подачи множимого согласно таблицепредусмотрен сдвигатель 14 с регистра 1на регистр 3 прямым кодом (1), обратнымкодом (-1) и со сдвигом влево на разряд(2), а также сдвигатель 15 с регистра 1на регистр 4 со сдвигом влево на 2 разряда прямым кодом (4), обратным кодом (-4)и влево на 3 разряда (8), После передачикратных множимого на регистры 3 и 4 происходит их сложение на сумматоре 5 с частичным произведением, полученным на регистре 9 и сдвинутым вправо на 4 разряда,Одновременно схема 23 анализирует следующую тетраду множителя, а схемы управцевния 25 вырабатывает сигнал разрешения передачи следующих кратных множимого нарегистры 3 и 4,Во время привеме 8 на регистрыдующие кратные м дения переносов на схе 3 и 4 поступают сле -ножимого, чтобы в послесложиться с частичнымвинутым на 4 разрядаазам, организуется умножения как с плавающ ированной запятой,При умножении с плаваюш изводится нормализация шей коррекцией порядка произ 8Продолжение таблицы 1 сокращает время выполнеплавающей запятой. В устроистве использован метод деленияв двухрядном коде с применением моцифи -цированного кода без восстановления остатка, Перед началом итераций деления производится пробное вычитание, для чего делимое с регистра 1 передается на регистр 3прямьпм кодом без сдвига а делитель - срегистра 2 на регистр 4 со сдвигом вправо на 1 разряд, а также нормализация операнд, причем при делении с фиксированнойзапятой нормализуется сначала делитель,потом делимое; при делении с плавающейзапятой - наоборот. Далее делитель с ре -гистра 2 передается через регистры 4 и 7в регистр 9, а делимое - снова с регистра1 на регистр 3. Производится вычитаниеделителя из делимого на сумматоре 5, длячего делитель с регистра 9 обратным ко -дом подается на сумматор 5, Остаток записывается в виде сумм и переносов на -вгистрах 6 и 7. Он удваивается путем передачи с регистра 6 на регистр 3 со сдвигомвлево на 1 разряд, а с регистра 7-на ре -гистр 4 со сдвигом влево на 2 разряда,т, к. здесь передаются переносы, И зависимости от знака остатка происходит сложе -ние или вычитание делителя из удвоенногоостатка в двухрядном коде на сумматоре 5.Кроме того, в зависимости от знака остаткаформируется цифра частного как иитожительой, так и отрицательной составляющей всхеме управления 29,ОО СО. 1 ОО,1 тельныи 5 1.0 е 1. 10 Знак остатка и зависит от известен ереноса от неприведен ых разрядов Цифры частного записываются в допол - нительные регистры 12 и 13, и после того как накопится 8 цифр частного в каждом из них, они перетисываются в регистры 1 и 2, Таким образом, в конце операции нов лучаются две составляющие частного; положительная на регистре 1 и отрицательная на регистре 2. Сложением этих составляющих на сумматоре 5 и схеме 8 приведения При девятой комбинации производитсятолько сдвиг остатка без сложения или вычитания и в регистры 12 и 13 записываются нули,Операции перевода из двоичной системыв десятичную и обратно осуществляются следующим образом, При переводе в двоичнуюсистему второй операнд поступает на регистр2 в цвоично-десятичном коде в виде десяти цифр и знака, занимающего четыре младших разряда регистра 2, Старшая цифра через регистр 12 передается с регистра 2 нарегистр 1 и умножается на десять путемпередачи со сдвигом влево на 1 разряд через сдвигатель 14 на регистр 3 и со сдвигом влево на 3 разряда через сдвигатель15 на регистр 4 и сложения на сумматоре5 и схеме 8 приведения переносов с запоминанием результата на регистре 9,Полученный результат с регистра 9 передается на сумматор 5 прямым кодом через схему 17 и складывается со второйдесятичной цифрой, заблаговременно подан -переносов получают окончательный результат деления в однорядном коде на регисьре 9. Для определения в каждой итерации знака остатка в схеме упржи:ения 28 осушестсвляется сложение четырех старших разря - дов с полным приведением переносов и по результату его определяют знак остатка по табл. 2Таблица 2 ной на регистр 4. Сумма, полученная н; регистре 9, передается на регистр 1 и ножается на цесять и к полученному ез.аьтату прибавляется третья цесятичная цифр и т. ц. Таким образом, образуется итерация перевода. Очевидно, что их будет 9, на еш- ницу меньше заданного числа десятичных цифр. В этой операции участвуют только старшие 32 разряда всех ргистров и сум - матора и результат операции постеленно расширяется влево, пока после последней итерации не займет 32 старших разряца регистра 1.Если исходное десятичное число было отрицательным, результат инвертируется и пропускается через сумматор 5, регистры 6 и 7, схему 8 с прибавлением единицы, выдаваемой регистром 18.Окончательный результат в цополнительном коде с регистра 9 передается на ре - гистр 1 для последующей записи в память.При переводе в цесятичную систему первый операндхоторый необходимо перевести11в двоично-десятичный код, принимается из памяти в старшие 32 разряда регистра 1В младшие 32 разряда регистра 2 последовательно по 8 разрядов заносится константа масштабирования, равная 461168602- 00011011011111001101111111011010. Далее происходит умножение первого опе - ранда на константу как числа с фиксированной запятой. Полученное произведение обрезается до 40 разрядов и корректируетс- ц ся путем прибавления единипы в 39 разряд. Скорректированное масштабированное произведение передается с регистра 9 на регистр 1, откуда начинается его умножение на десять, После каждого умножения на десять р в четырех старших разрядах регистра 9 получается одна десятичная цифра. Очевидно, что итерапия умножении на десять будет десять - по числу цифр в максимально большом числе, которое можно представить 32- 2 О разрядным числом со знаком.Десятичные цифры накапливаются по две на регистре 13 и потом передаются на регистр 2. Затем кодируется знак: плюсили 1010, минус - 1011 или 1101 или 2 Ь 1110 или 111." и записывается четыре младших разряда регистра 2, Операция заканчивается передачей результата с регист.;а 2 через регистр 4 на регистр 1 для записи его в память. 30ф ормула изобретенияАрифметическое устройство, содержащее ф два входных регистра, входы которых соединены с входами "память и десятичная арифметика" устройства, а выходы прямо - го и обратного кодов этих регистров соединены соответственно с входами прямого и обратного кодов первого и второго коммутаторов, выходы которых подключены к входам первого и второго буферных регистров соответственно, выходы буферных регистров соединены с входами сумматора, выходы суммы и переносов которого соединены соответственно с входами регистров суммы и переносов, причем выходы этих регистров соединены через схему приведения переносов с входами регистра результата, выхо - 69 ды которого соединены с входами первоговходного регистра, сдвигатели, схемы анализа на нуль, дешифраторы нулевых тетрад,узел логических операций, узлы управленияделением, умножением, общими операпиями,выходы которых соединены с управляющимивходами входных и буферных регистров, регистры порядков, входы которых соединеныс входами память устройства, а выходы -с сумматором порядков, выход которого соединен с регистром разности порядков, а ьь.ход этого регистра подключен к входам счетчика, о т л и ч а ю щ а я с я тем, что,с целью уменьшения количества оборудованияустройства, в него введены первый дополнительный регистр, первые входы которогосоединены с выходами счетчика, подключенными также к входам узла управления об -тими операциями, выходы которого подключены ко вторым входам первого и к входамвторого дополнительного регистра, выходыпервого и второго дополнительных регистровсоединены с входами первого и второго входных регистров соответственно, выходы первого исходного регистра соединены с входами первого сдвигателя и входами второго сдвигателя, выход которого соединен свходами второго буферного регистра, выходы первого и второго буферных регистровсоединены соответственно с входами второго и первого входных регистров, регистрарезультата и узлов управления соединенычерез коммутатор со входами сумматора,регистры суммы и переносов соединены соответственно с входами первого и второгобуферных регистров и первой и второй схеманализа нуля, выходы которой соединены свходами узла управления делением, выходыпервого буферного регистра соединены также с входами третьего сдвигателя, выходыкоторого подвлючены к входам первого входного регистра, и с первыми входами узлалогических операций, другие входы которого соединены с входами второго буферногорегистра, а выходы подключены к входампервого входного регистра, при этом входыдешифраторов нулевых тетрад соединены свыходами второго входного регистра, а вььходы - с входами узла управления умножением.ипиал ППП фПатентф, г, Ужгород, ул, Проектна Закаа 3981(343 Тираж 80 ЦНИИПИ Государственного к по дедам иэоб 113038, Москва, Ж, Р4 Подписноеомитета Совета Министров Сетений и открытийушская наб., д. 4/8