Устройство для ускоренного умножения двоичных чисел, представленных в обратном коде

)л иъ й О 1 щб льакоакнйя Описйяи Л, Кочяров, Р, В, Назь:г,:. а ,. А, Раков и В. И Сор.кин, 1 1 ; .".байи::.2 й. 4 ,РОЙС".: ЙС Д Я УСКОРЕННОГО УМНОЖЕНИЯ ДВОИЧНЫХ ЧИ".,ЕЛ, Г 1 РЕДСТЛВЛЕННЫХ Б ОБРАТНОМ КОДЕ Входам перВОго и В Гового э ХОД Ь З.сьЫ. ."В ЬП Р ЯЗВ ЯДОВ РЕГ менто истров мНОжнмент не, явно.Ого и множителя ерез эле знсчности и СООтветствую 1 ци к другому входу которого и сигнала подготовки, подключ элемент И,дключена шинаны к входу Уригг еря знякяео да ИЗЯ;:етен:";" . ИООИ"ся к ВЬГй 1 слит изнойтехнике и мож:,. Найи . - . - .Именение В ариф -метине;.Ки," м,".;Тд .-:авар; ,:, я" .лителъных ма - .шин,Извилины устройс, Ва для ускоренного ум- бпожения двоичных чиселсодержащее сумматор модифивированных обратных кодов,регистры множимого, множителя и результа-ованных Обрат;. О. ко;с,".В.;.дождь., двух младших и знаково. " разрй;-. оеи-:-тра множи -= 2 мТЕЛР полиднуЧЕНЬ НЕВ" у,1; Т д ОМУ Иу.",ЭТЬСМУ ВХОДЯМ -ЛО.Я ьЕ; ткано УПРЯВЛЕлй 1.,ъ :ЫЬ) АООЛ Вл 1 .Г ЬО 1 -р:.Но НОДКЛЮ Ена шине , "Н 9,и -:, .,но:.,е м.ыходы блокаместного уИйвпения,.Одк 11 Ючены х О ВТОрь 1. 1 Ъ О пако такое устройство, производяшееумнох ение чисел в обратных кодах с точно - иУ,.,стью 2 где и разрядность мантиссыонэрягов с фиксированной перед знаковымразрядом запятой) достаточнО слОжнО, таккак В нем испол зуот сумматор разрядно -сти ,2-1 +1)., Это связано с тем, что приполучении очередного частного произведе --ды Возможно изменение знака частногопроизведения и для Формирования в этомоду.яе ьравильното результата н бходимоперепо.:нение из знакового разря поибав -лт;: к младшему разряду остатка, учитывая:.и этл знак переполнения и остатка,И;:.;ь изобретения - упропение устройст,:. засчет у-меньшения числа разрядов сум-г.,ят,-фа дой +2., 3 52ДЛЯ ЭТОГО ПРЕДЛаХаЕМОЕ У ХРОсГ,.:О СО ДЕРЖИТ ДОПОЛНИТЕЛЬНЬХЕ ЭЛЕМЕНТс А ЭЩЕМЕН ты ИЛИ, элемент задержки, шину сигнаха коррекции, причем нулевой выход трххггера знака соединен с первыми входами первого и Второго дополнительных элементов И, а единичный выход - с первыми входами трет ."го, четвертого и пятого дополнительньх элементов И, шина сигнала коррекции под - ключена к входам разрядов регистра множимого и ко вторым входам второго и четвертого дополнительных элементов И, выходы которых подключены к первым входам эле- ментов ИЛИ, вторые Входы которых соеди иены с другими выходами блока местного управления, а Выходы - со вторыми входа-. ми третьего и четвертого элементов И., шина сигнала умножения соединена со вторыми ВхОдами первОГО и третьегО элементОВ И, выходы которых подключены к входам знаковых разрядов регистра результата,. шина сигнала подготовки соединена через эле менты задержки со вторым входом пятого цополнительного элемента И, выход которого подключен к входам разрядов регистра ре. - зультата.На чертеже изображена блоксхема предлагаемого устройства умножения.УстрОЙСТВО содержит регистры множимого 1 и множителя 2, триггер знака 3, .ре - гистр результата 4, шину 5 сигнала подготовки, шины 6 и 7 сигналов знаковых раз РЯДОВ МНОЖИТЕЛЯ И МНОЖИМОГО ЭЛЕМЕНТ НЕ- равнозначности 8, элементы И 9, 11, 14, 16, 18, 19, 22, 23, 32 и 33, элемент 10 задержки, шину сигнала умножения 12, шину 13 нулевого плеча триггера 3, шину 15 единичного плеча триггера 3, местноеустройство управления 17, элементы ИГ 1 И20 и 21, шины 24 и 25 сигналов младшихразрядов множителя. Вход 26 сумматора мо.дифицированных обратных кодов, сумматор27 модифицированных обратных кодов, Вы -хоц 28 сумматора модифицированных обратных кодов, шины 29 и 30 передачи значе -. ний сдвигаемых младших разрядов регистра 4 и старшие разряды регистра 2 шину 31 сигнала коррекции,И исходном состоянии множимое и мнор арфжцеххия -и(;-м нта задевг"в :НВЕ; На .:,сЕ(ЕН (И Х 1 ри, (Х(гци(д(Г-знахе произведе.-.-,ия ххр("(исваиаа(ет в;е: (з(ьХдим р(е. исхра 4 (здйх(гчные анас(еяи(,(д (хНИХа ЗаДЕРХЯ",И Э(ЛЕМЕЬ(га ( (,. 778. Х "(- Я бОГХЬЩ(с ВрЕМЕ-(И С,аХа, ХВ,ЧНла:;:;и триггера 3 .В ДаХЬБЕЙХ(.(.Е(, .".( Х айаг ХХрХ,ЕХГ;сХХ(с ЭЦИКИЕ УМНОЕН(;, На Р( ХРО;Х С(О сс( .-,. Г,".йЫйХ ХКХХ,., 2 .(;.5 Х(ОрОХк,",(" 3 д а) КХРИ НаЛИЧИВ. (:.В . 1 а / Й (СОТВЕТ(СТЗ., Е,( .( (Х(Х" . "2(х;сХ (:,:-:,.с.".( ,ВЕДЕНИЯ;сХТ(Т -Хаа" "г Х :, Х с р,"Ф ЧаЕ будЕТ ЗО 2 гЕК Л ЖИд;. (гт, (- -(,ген И ,-.,-.(рх(;-д(е:. х,:(,.-".-;хо. (. - ; .Ид(. фОРМИРОд., ."- . "-.: ВЕЗГ".,.ХТР. Я ЭОГО С(Г(-.ма хередае":ся с ВгОДЙ 28 сумматора 27В РсХИСТР " ГД ХВа,Х СЯ На ДВа РаЗРР,.Г а ВПРаво С "(с;Е(ТИСЕ (О СПГ (Х( ВГ(ОСДНЕМ ЦИКЛЕ Хсс(, , Д; -са ОДИН(аЯД ЬЫХХЙ(цсЮ зХИЕ За Г(Ес ( аэслОУ" Сс Ххх хгегис.,уа 4;"аз адьх .а;хох О цоаи д-и-Ия ПОИ(а.( " 9 И 3ХХО"у".,(Х л Х;.3Х(;(д(Старщик -азцядоа .: -: . ("Эа МНС1 д".Е.". Х(. с" .АТЬ. РИЗРЯДЫ ОЬЙИ СВО(.,ОДРНХ 5;(НС(ХИ",ХЯ На Вс: ц(".Ста( В(Хр(;.( ,"(НЗжитель записаны соответственно в регистры 1 и 2, триггер знака 3 и регистр результата 4 находятся в нулевом состоянии,В подготовительном цикле операции умно- %жения возбуждается шина 5, Если при этом информация на шинах 6 и 7 будет разная, то на выхоце элемента неравнозна хности 8 сформируется уровень, разрешакцпхй прохак- дение сигнала шины 5 через элемент И 952,4 с:8 , ) и открываоий вентинь 32 и кпапан 23 при опожитедьном знаке произведения иди вентюиь 33 и клапан 22 при отрицатеп ном. Попученная после этого на выходе 28 5 сумма и представпяет собой точное значе - ние сарней части произведения 2 которое окончательно переводится в регистр резудь. - тага 4, В таба, 1 приведены два примера вып)опещя умножения модифипированных Я обратных кодов на предлагаемом устройстве;)б; Ь.Г .).")2: Е" Ы О С СОР :."; ЗВ аВ ИЖЛИСЯ Части Ы."- пр) ".-:а. едэииями д) с = А.232) 2, 2 при Й нечетиок 2)21262 ) ющ ри т че ыои,Дтм :,:исствйения коррекпии Ба устройl.; - ,о, - г 2,2;,.,тч сигнад по щине 3 дапис-:;:-г 2 у,.;з истр 1 корректируюпий код Таба 1 2гистр 4 гистрах ва разр Запись в сдвига в 4 и 2 н Д ОО 21 ОООО гал Ба;пае 12 О 1 1 1 ОС 011 2 - 1.1,1100 0,0111 Продолжение табл 1 Заиись В реГистр 4сдниГа В р еГистрах4 и 2 Б."-, дВа разрй. -да ад на ине Д В реГистр НаСтИ НР ОКЕ.: В РЕГИСТРЕ исса мдадпеЙдроредин; на В.ходе 26матора 27 рамой кодозимого нверсньи кодНОжИМОГО КОД МНОЖИМ ниерсньяр сднинутьй деВО на один раерид КОД МНОЖИЪЮГО.Формула изобретения Устройство для ускоренного умножения двоичных чисел, представленных в обратном коде, содержащее сумматор модифицирован- б ных обратных кодов, регистры множимого, множителя и результата, блок местногоуправления, элементы И, элемент неравнозначности, триггер знака, шины сигналов подготовки и умножениж, причем выходы регистра множимого Ю подключены к первым входам соответствующих элементов И, выходы которых подключены к первому входу сумматора модифицированных обратных кодов, второй вход которото подключен к выходу регистра результата. вход которого соединен с выходом сумматора модифицированных обратных кодов, выходы двух младших и знакового разрядов регистра множителя подключены к первому, второму и третьему входам блока местного ф управления, к четвертому входу которого подключена шина сигнала умножения, выходы блока местного управления подключены ко вторым входам первого и второго элементов И, выходы знаковых разрядов регистров множимого и множителя через элемент неравнозначности и соответствующий эле - мент И, к другому входу которого подклю 10чена шина сигнала подготовки, подключены к входу триггера знака, о т л и ч а ю - ш е е с я тем, что, с целью упрошения устройства, оно содержит дополнительные элементы И, элементы ИЛИ, элемент задержки, шину сигнала коррекпии, причем нуле - вой выход триггера знака соединен с первыми входами первого и второго дополни - тельных элементов И, а единичный выход - с первыми входами третьего, четвертого и пятого дополнительных элементов И, шина сигнала коррекции подключена к входам разрядов регистра множимого и ко вторым входам второго и четвертого дополнитель - ных элементов И, выходы которых подключены к первым входам элементов ИЛИ, вторые входы которых соединены с другими вью. ходами блока местного управления, а выходы - со вторыми входами третьего и четвертого элементов И, шина сигнала умножения соединена со вторыми входами первого и третьего элементов И, выходы которых подключены к входам знаковых разрядов регистра результата, шина сигнала подготовки соединена через элементы задержки со вторым входом пятого дополнительного элемента И, выход которого подключен к входам разрядов регистра результата.Составитель В. Соколовтор Т. Иванова Техред М. Левицкая КорректорТЗаказ 3980/343 Тираж 864 Подписное ЦНИИПИ Государственного комитета Совета Министро по делам изобретений и открытий 113035, Москва, Ж, Раушская наб., д. 4/5 Филиал ППП "Патент", г. Ужгород, ул. Проектная,авче