Недвоичный сумматор

(51)5 С Об Г 7 ПИСАНИЕ ИЗОБРЕТЕНИ АВТОРСКОМУ СВИ ЬСТВУ 9 10 Абрамов Н.А.,лектроника и однопостроения логиных устройств,74-176, рис.4,32.И.: Н сумма торам чных сис орых предоно мо"емн.ках мн гнапов с нановехоустойв высоко" и, хранеской ине быс аключается ОСУДАРСТВЕННЬ 1 И КОМИТЕТО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ(56) 11 раягнивили И,ВРабачева Е.В. Иикроэродные структуры дляческмх и вычислмтельаука, 1967, с. Оранскнй А.М. Аппаратные методы вЦВТ. Иинск: ВГУ, 1977, с. 27,рис. 1.7. Изобретение относитсяодноразрядщюх чисел недвотем счисления, символы ко ставляются двоичнимн кодамнжет найти применение в пригопозиционных составных сиизбыточностью, Формируемахдлинных н сверхдлинных помчивых кодов и используемыхскоростных системах передания и обработки телеметричформации.Цель изобретения - повышродействия устройства.Сущность изобретения зв следующем. 2(57) Изобретение относится к электросвязи и может найти применение в высокоскоростных системах передачи телеметрической информации, использующихсоставные сигналы с избыточностью,формируемые на основе длинных и сверхдлинных помехоустойчивых кодов, а также в вычислительной технике и автоматике. Цель изобретения - повышениебыстродействия. Эта цель достигаетсяза счет использования дешифраторовматрицы элементов И, групп элементовИЛИ, групп элементов И, блока выработки сигналов коррекции, шифратора,элементов ИЛИ, элемента И, 1 з,п,Ф-лы, 5 ил,Исходные одноразрядные числа А и В (слагаемые) преобразуются в числа С и Р такие, что А+В=С+В. При этом, если А+В больше или равна (М), где И - основание нецвоичной системы счисления, то С=1, а Р=А+В-(И). Если А+В меньве, чем (М), то С=О, 0=А+В. Кроме того, если 00, то Г 1. Для того чтобы предлагаемое устройство - одноразрядный сумматор можно было использовать в составе многоразрядного сумматора с параллельным переносом, требуется сформировать сигналы распространения переноса Р и генерации переноса С, В рассматрива 16351 У 4емом случае РС, С СР, Искомая суммаопределяется следующим образом,1. ХР, если С 0 и К О, где Х и Ксоответственно искомая сумма и сигнал,переноса в данный разряд (если К О,то переноса нет, если К 1, то имеется), при этом величина Р принимаетзначения от Р 0 до МР в:лючительно.2. Х=Р, если С 1 и К=1, при этомвеличина Р жринимает значения от Р 0до Р=Мвключительно.3. ХР, если С"1 и К О, а величина Р принимает те же значения, что н, в п.2. 154Х Р+1, если СфО и К=1, а величи"иа Р та же, что и в и,Таким образом, в устройс;не Формируются сигналы распространения переноса Р и генеращи переноса С, что вмногоразрядном сумматоре позволяетреализовать параллельньй алгоритм перенэса,На Фиг. 1 иэобр жена функциональгая схем недвоичного сумматора; н . 25Фиг, 2-5 - варианты возможного построения матрицы элементов И, первойруппы элементов ИЛ 4, блока выработкисигналов коррекции, соединения групп.лементон И с второй группой элементов ИЛИ,Для определенности конструкции соотнетствующих блоков на чертежахфиг. 2-5 приведены для случая суммирования десятичных одноразрядных чи 35сел, представленных в двончнои 4-разрядном коде (т.е. М 10).Недноичный сумматор (фиг. 1) содержйт входы 1 первого слагаемого, входы 2 второго слагаемого, девифраторы3, 3, матрицу 4 элементов И, первуюгруппу 5 элементов ИЛИ, элемент 6 И,блок 7 выработки сигналов коррекции,вторую группу 8 элементов ИЛИ, пмфратор 9, выход 10 признака распростракения переноса, выход 11 прнэнакагенерации переноса, вход 12 переноса,выход 13 результата сумматора, первый и второй элементы 14-15 ИЛИ, тригруппы элеиентов 16-18 И. Матрица(Фиг. 2) элементов И содержит входы19- 19,О первого слагаемого, входов20-20 о второго слагаемого, элементов 211-21 оо И, выходов 22 - 22нвыходов 23 -23 о.Группа 5 (Фиг. 3) элементон ИЛИ содержит элементы 24-24ИЛИ, выход25 элемента 15, выходы 26-35 десятичных разрядов,Блок 7 содержит элементы 36-ЭУ НВ, элементы 38-41 И, элемент 42 ИЛИ, выходы 43-43(Фиг. 4).Соединение элементов И групп 16-18 представлено на Фиг, 5 и содержит узлы переключения 44,-44 о, каждый из которых состоит иэ элементов 16-18 И, а также элемента 45 ИЛИ, выходов 46 46 оС помощью дешифратора 3(Э ) осуществляется преобразование комбинации А(В) 4-разрядного двоичного кода в комбинацию двоичного равновесного кода с постоянным весом равным единице, разрядность которого Х, Двоичный код на входах дешифратора соответствует номеру его единичного выхода,Матрица 4 элеиентов И предназначена для Формирования двоичного равновесного (он равен единице) кода величины Р и пространственной фиксации величины С. На входы 19(1= - 10) подается с выходов дешифратора 3двоичный равновесный код числа А, а на входы 20 ( 1-10) - числа. В, На выходах 22(11-9) формируется двоичный равновесный код числа Р, если С 0; В случае, когда С 1, двоичный равновесный код числа Р Формируется на выходах 23 (г 1-10). Кроме того, единичные сигналы на выходах 19 (20) соответствуют десятичным симяолаи 1-1 (1-1), Единичный сигнал на выходе 22соответствует десятич" ноиу символу 1-1. Единичный сигнал на выходе 23 - десятичному символу г. Выход 22 соединен с выходами тех элементов 21 а (а 1-100), на которые поступают единичные сигналы с входов 19и 20таких что 11+1-при 1+И=10, Выход элемента 23 соединен с выходами элементов 21 д, на которые подаются единичные сигналы со входов 19 и 20, таких, что г = 1+3-10 при 1+3 10. Работает матрица 4 элементов И следующими образом. На входы 19 и 20 подаются двоичные равновесные коды исходных чисел А и В. Пусть, например, А В=1. Тогда единичные сигналы присутствуют только на входах 19 и 20. В результате на входах элементов 21о( ), т.е. 21 появляются единичные сигналы, вследствие чего на выходе этого элемента И формируется единичный сигнал. Единичный сигнал с выхода элемента 21, И пос тупает на выход 22блока, что непосредственно сви163517 детельствует о величине числа Р=2 и косвенно о величине числа С=О. Если же, например, А=7, В=8, то единичные сигналы - на входах 19 8 и 209 блока (на входах элемента 21 И) ит 9 выходе элемента 21 И, который соединен с выходом 23, Единичный сигнал на выходе 23показывает, что Р=6, а С=1. 1 ОГруппа 5 элементов ИЛИ предназначена дпя формирования простых сигналов С (т,е. не косвенно, а непосредственно: единичный сигнал на выходе 24-С=1, нулевой - С=О), Е (единичный сигнал на выходе 25-Р=, нулевой Г=О) и сложного сигнала Р (он снимается с выходов 26, единичный сигнал на котором соответствует символу 9, 27 - символу 8, и т.д., 35, единич О ный сигнал на котором соответствует символу О), Все десять входов 23 соединяются с определенными входами элемента 14 ИЛИ. Кроме того, девять из входов 23, единичные сигналы на кото рых соответствуют символам 0-8, совдиняются с первыми входами определенных элементов 24 И, оставшийся из входов 23 (единичный сигнал на нем соответствует символу 9) - с выходом 26 30 группы 5. Каждый из девяти входов 22 соединяется со вторыМ входом определенного элемента 24 ИЛИ, Таким образом, к элементу 24 ИЛИ подключены те из входов 22, 23, единичный сигнал на которых соответствует символу 1-1. Выходы элементов 24 -24 (единичные сигналы на них соответствуют ненулевым символам 1-8) и выход 26 (единич. ный сигнал на этом выходе соответст О вует ненулевому символу 9) блока соединены с определенными входами элемента 15 ИЛИ, На выходе данного элемента формируется сигнал Г. Работает элемент 5 группы следующим образом, 45 Если для входных символов А и В величина Р, например, равна Р=4 и С=1, то на вход 23, соединенный с первым входом элемента 24 ИЛИ, подается единичный сигнал. Этот сигнал прохо О дит на выход элемента 14 ИЛИ и выход 10, характеризуя величину С=1. Кроме того, он появляется на выходе элемента 24, выходе 31 блока, показывая, что Р=4, проходит через элемент 15 ИЛИ 5 на выход 25 блока в виде сигнала Г 1. В случае, когда Р=4, а С=О, единичный сигнал появится на том из выходов 22, который соединен с вторым входом эле 4 6мента 24. В ре.-,ультате единичныесигналы формируются на выходах элемента 24 ИЛИ, выходе 31 блока (Р=4),выходе 25 блока (Г=1), На выходе24 блока - нулевой сигнал.Блок 7 предназначен для формирования управляющих сигналов, которыеобеспечивают преобразование символаР следующим образом:если единичный сигнал формируется на выходе 43, то требуется обеспечить Р+1 (увеличить символ Р на единицу);если единичный сигнал на выходе43 , то символ Р не изменять;если единичный сигнал на выходе43, то необходимо из Р вычесть единицу, т,е, обеспечить Р,Элементы 16-18 предназначены дляпреобразования символа Р.На вход 43 подается сигнал с выхода блока 7, по которому требуетсясимвол Р увеличить на единицу,На вход 43 подается единичный сигнал и не изменяет символа Р. При появлении на входе 43единичного сигнала из символа Р вычитают единицу.Единичный сигнал на выходе 46, (навыходе переключателя 44) соответствует символу О, на выходе 46 блока (переключателя 44) - символу 1 и т.дединичный сигнал на выходе 46 о (навыходе переключателя 440 ) - символу 9.Шифратор 9 осуществляет преобразование двоичного равновесного кода(10-разрядного) в 4-разрядный двоичный код.На Фиг. 1 не изображен хронизатор,так как он выполнен в виде программновременного блока работающего по жесткой программе.Недвоичный сумматор работает следуювям образом,Пусть, например, А=5, В=4. ЧислаА и В в двоичных кодах подаются соответственно на входы 1, 2 устройствана время суммирования. В результатевоздействия двоичных кодов на входыдешифраторов 3и 3 на определенных выходах последних формируются единичные сигналы. Эти сигналы поступаютна входы матрицы 4 элементов И, навыходах для С= которого после их пре"образования Формируется сигнал Р=О,Этот сигнал воспринимается блоком элементов ИЛИ. На выходах последнегоФормируется сигнал С=1, Г=О, Р=О. Сигнал С 1 в виде сигнала Р= предъявляется на выход 10 устройства. СигналыР 0 и С=1 воспринимаются элементами56 И и на выходе последнего, соединенном с выходом 11 устройства, остаетсясигнал С=О, Сигнал С= подается наодин иэ входов блока 7, на другойвход которого подается сигнал переноса, например, К=1, В результатевоздействия на входы блока 7 единичных сигналов С и К на его выходе формируется управляющий сигнал - Р, ко. торый совместно с двоичным кодом Р=Оиз группы 5 элементов ИЛИ поступаетна определенные входы элементов 1618, С выходов их элементов величинаР=О воспринимается шифратором 9, нанлтходах которого, формируется двоичный код 0000,Если К=О, то на соответствующемвыходе блока 7 формируется управляющий сигнал Р 21. Воздействие этогоигнала ча управляющий вход К элементов 16-18 приводит к тому, что на:выходах данного блока формируетс;сигнал 9, который преобразуется дешифратором в двоичный код 1001.После этого на входы 1,2 подаются 30другие слагаемые и работа устройстваповторяется,Формула изобретения351. Недвоичный сумматор, содержащий два дешифратора, матрицу элементов И, первую группу элементов ИЛИ, шифратор и две группы элементов И, причем первый и второй входы сумматора соедине ны с входами первого и второго дешифраторов соответственно, выходы которых соединены с первым и вторым входами элементов И матрицы, выходы которых соединены с соответствующими 45 входами элементов ИЛИ первой группы, выходы которых соединены с первыми входами элементов И первой и второй групп, выходы шифратора соединены с выходами результата сумматора, о т - л и ч а ю щ и й с я тем, что, с целью повьппения быстродействия, сумматор содержит третью группу элементовИ, вторую группу элементов ИЛИ, блоквыработки сигналов коррекции, дваэлемента ИЛИ и элемент И, причем выходы элементов И матрицы соединены свходами первого элемента ИЛИ, выходкоторого соединен с выходом признака распространения переноса устройства, первыми входами элемента И и блока выработки сигналов коррекции, второй вход которого соединен с входомпереноса сумматора, первые входы элементов И третьей группы соединены свыходами элементов ИЛИ первой группыи с входами второго элемента ИЛИ, выход которого соединен с вторым входомэлемента И, выход которого соединен свыходом признака генерации сумматора,первый, второй и третий выходы блокавыработки сигналов коррекции соединены с вторыми входами элементов И первой, второй и третьей групп соответственно, выходы которых соединены с первыми, вторыми и третьими входами соот:ветствующих элементов ИЛИ второй группы, выходы которых соединены с входами шифратора,12, Сумматор по п. 1, о т л и ч аю щ и й с я тем, что блок выработки сигналов коррекции содержит два элемента НЕ, четыре элемента И и элемент ИЛИ, причем первый и второй входи бло" ков соединены с входами первого и второго элементов НЕ соответственно, выход первого элемента НЕ соединен с первыми входами первого и второго элементов И блока, первый вход блока соединен с первыми входами третьего и четвертого элементов И, второй вход блока соединен с вторыми входами первого и третьего элементов И, выход элемента НЕ соединен с вторыми входами второго и четвертого элементов И, выходы второго и третьего элементов И соединены с первым и вторым входами элемента ИЛИ, выходы первого элемента И, элемента ИЛИ и четвертого элемента И соединены с первым, вторым и третьим выходами блока соответственно.1635174Составитель Н, МаркеловаТехред Л.Олийнык Корректор С. ЧеРниРедактор А, ДолиничЗаказ 756 Тираж 393 ПодписноеВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР113035, Москва, Ж, Раушская наб., д, 4/5Производственно-издательский комбинат "Патент", г, Ужгород, ул, Гагарина, 101