Устройство для приема сигналов, закодированных с избыточностью

Изобретение относится к техникесвязи, может быть использовано в системах передачи данных и являетсяусовершенствованием устройства поавт.св. Р 1265827,Цель изобретения - повышение достоверности приема информации засчет двухкратного повторения передаваемой информации и более полногоиспользования избыточности сообщений.На фиг, 1 представлена функциональная схема устройства для приема сигналов, закодированных с избыточностью; на фиг.2 - структурная схемаблока управления устройства; нафиг.З - структурная схема формирователя гипотетических сигналов.Устройство содержит блок 1 фазовой автоподстройки частоты,синхронизатор 2, первый решающий блок 3,детектор 4 качества, формирователь5 гипотетических сигналов, блок 6 управления, формирователь 7 сигналов,элемент 8 задержки, блок 9 свертки, 25блок 10 сравнения, дополнительныйблок 11 ключей,. блок 12 ключей,второй решающий блок 13, интегратор 14,аналоговый элемент 15 памяти, формирователь 16 пороговых уровней, счетчик 17 импульсов, кодер 18, модуля-тор 19, вычитатель 20, умножитель21, дополнительный интегратор 22, пороговый элемент 23, управляемый усилитель 24, регистр 25.35Блок 6 управления (фиг.2) содержитдешифратор 26 маркера (суперцикла),синхронизатор 27, цифроаналоговый преобразователь 28. Первый 29 и второй30 пороговые блоки и ключи 31 на 40фиг, 1-3 не показаны,Вариант технической реализацииформирователя 5 гипотетических сигналов представлен на фиг.З. В составформирователя 5 ВхОдЯт счетчик 51 45стираний, ключи 5.2, дешифратор 5.3,схемы ИЛИ 5.4, логические схемы, состоящий из элементов И 5.5, НЕ 5.6,ИЛИ 5.7, НЕ 5.8, И 5.9, сдвигающиерегистры 5.10 и модуляторы 5,11,Формирователь сигналов предназначен для формирования интервала интегрирования, может быть реализованна основе регистра циклического сдвига на два разряда (при использовании55двухкратного повторения). В начальный момент времени по сигналу с третьего выхода блока управления записывается логическая "1", а во второй -логический 0, Сдвиг информации по регистру происходит по сигналу Конец цикла" (конец кодовой комбинации) с второго выхода блока управления. При считывании "1" из первого разряда во второй одновременно с записью сигнал подается на первый управляющий вход интегратора, а при считывании "1" из второго разряда и записи в первый разряд - на второй управляющий вход интегратора.Регистр предназначен для хранения К информационных разрядов, которые поступают с выхода второго решающего блока, и выдачи их на выход устройстваКодер предназначен для приведения избыточности обработанных кодовых комбинаций с выхода второго решающего блока к избыточности входных кодовых комбинаций, модулятор - для преобразования обработанных в устройстве сигналов к виду канальных, вычитатель для определения различия непрерывных канального и регенерированного сигналов, а умножитель - для возведения в квадрат сигнала с выхода блока вычитания.Дополнительный интегратор предназначен для. накопления энергии разности двух повторов кодовой комбинации, пороговый элемент - для сравнения уровня сигнала с выхода интегратора с установленным порогом, синхронизатор предназначен для синхронизации работы устройства, а блок фазовой автоподстройки частоты - для формирования опорного колебания.Устройство работает следующим образом.Передача информации осуществляется двоичными сигналами путем формирования информационных посылок, состоящих из нескольких повторов. Уровень, поступающих на вход устройства искаженных помехами двоичных сигналов, меняется в зависимости от коэффициента передачи канала связи,Первый решающий блок 3 принимает решение по каждому элементу с задержкой на один такт рабочей частоты дискретного канала связи 1 з и ошибается тем чаще, чем интенсивней помехи в канале связи и чем меньше его коэффициент передачи. Одновременно с работой решающего блока 3 детектор 4 качества принимает решение о надежности принятия решения блоком 3 по каж05275 50 55 5 6 дому элементу кодовой комбинации, В начальный момент времени блок 6 управ ления по принятой двоичной последовательности специальной конфигурации с выхода решающего блока 3 и сигналам детектора 4 качества определяет границы кодовых слов (цикл), что соответствует появлению на его выходах сигналов, определяющих начало и конец обрабатываемых кодовых слов вторым решающим блоком 13, формирователем 5 гипотетических сигналов, блоком 12 ключей, блоком 9 свертки, формирователем 7 сигналов, кодером 15 и счетчиком 17 импульсов.В начальный момент времени блок 6 управления одновременно по приходу первого элемента кодовой комбинации вьдает сигнал на сброс регистра 25 и начала работы формирователя сигналов, который в свою очередь определяет начало и конец работы интегратора 19. Блок 6 управления (Фиг,2) работает следующим образом. Войдя в синхронизм синхронизатор 27 на длине кодового слова вьдает цнкловой сигнал на первый вы-. ход блока 6 управления и внутри блока 6 на дешифратор маркера 26 и ключ 31. Лешифратор 26 выдает сигнал на четвертый выход блока 6, определяющий начало передачи новой кодовой комбинации; Цифроаналоговый преобразователь 28 по сигналу окончания 1-го повтора в аналоговой форме представляет на пороговые элементы 29 и 30. число накопленных на длине посылки стираний. Значение порогс вой величины первого порогового элемента 29 равно значению корректирующей способности кода в эквиваленте напряжения, а значение пороговой величины второго порогового элемента 30 в этом же эквиваленте равно разрешенному числу стираний К, связанного с минимальным кодовым расстоянием 1 минЕсли в момент появления сигнала с выхода синхронизатора 26 сигнал на выходе цифроаналогового преобразователя .28 ниже значения 0т.е. число стираний находится в пределах корректирующей способности кода, то на выходе первого и второго пороговых элементов 29 и 30 нет сигналов (11 пб;,11 вб-), поэтому отсутствует запрещенный сигнал на входе ключа 31 и соответственно сигнал "Запрос" с третьего выхода блока 6. 10 15 20 25 30 35 40 45 Если же число стираний О превысит корректирующую способность кода,но будет меньше К , то на выходе первого порогового элемента 29 появится сигнал, который разблокирует ключи блока 12,Появление числа стираний Я, пре"вышающего К, приводит к появлениюсигнала на входе второго пороговогоэлемента 30, превышающего зна:ение11, , что позволяет сформироватьсйгнал "Запрет".При недостаточной надежностипринимаемого элемента блоком 3 детектор 4 качества вьдает сигналнавход Формирователя 5 гипотетическихсигналов, который формирует в видестрок матрицы гипотетические последовательности.Если на длительности кодового слова не поступают стирания от детектора качества 4, то счетчик 5.1 числастираний пуст, ключи 5.2 закрыты, навходах дешифра.ора 5,3 сигналы отсутствуют, соответственно и на выходахтоже, что обеспечивает с помощьюлогической схемы, состоящей из элементов И 5,5, 5.9, НЕ 5.6, 5,8 иИЛИ 5.7,последовательную запись всдвигающие регистры 5.10 элементовдвоичной кодовой последовательностис выхода решающего блока 3, причемв отсутствии сигналов 0 во всех регистрах 5, 10 будет записана одинаковая двоичная последовательность.Число п разрядов каждого регистра 5.10равно длине кодового слова, а числовсех регистров - 2 . В случае когдаКдимеют место сигналы стиранияна длительности кодового слова, при поступлении на вход счетчика 5.1 очередного сигнала Ц от детектора 4качества открываются ключи 5.2 и навход дешифратора 5.3 поступают сигналы с разрядов счетчика 5.1 емкостью Ко, подсчитывающего число стираний на длительности кодового слова Дешифратор 5,3 при поступлении первого сигнала стирания подключает на запись разряд элемента кода с выхода решающего блока 3 через логические схемы на запись в соответствующие регистры 5,10, при этом элемент, поступающий с выхода блока 3, во внимание не принимается и в столбце ячеек памяти сдвигаюцих регистров 5.10 записывается равное количество "0" и1605275 сверток поступают в блок 10 сравнения, где входу с максимальным результатом свертки на выходе в соответствии ставится выходной сигнал"1" (а всем остальным "0"), разрешающий считывание с соответствующейстроки матрицы формирователя 5 (соответствующего сдвигающего регистра 5. 10) последовательности во второй решающий блок 13.Выход детектора 4 качества, какотмечалось выше, соединен также с входом блока 6 управления, который подсчитывает число сигналов ( на длительности каждого кодового слова. Еслиих количество не превышает корректируюцсей способности используемого дляпередачи сообц)ения кода, то блок 8открывает первый ключ блока 12 ключедй, блокируя остальные ключи, и элементы первой строки матрицы памятипоступают в решающий блок 13, работающий в режиме исправления ошибок.25 В противном случае сигналом соответствующей строки матрицы памяти открывается тот ключ дополнительного блока 11 ключей, на вход которого поступает сигнал, соответствующий максимальному результату сверток на длине1 - го,кодового словаИэ 1 1 1 0 1 0 0 1 1 1 0 1 0 0 1 1 1 0 1 0 0 1 1 1 0 1 0 0 35При появлении сигналов стирания Ц в первом и пятом разрядах последовательности получаем где( 0 1 1 0 0 0 0 0 1 1 0 1 0 О, 1 1 1 0 0 0 0 1 1 1 0 1 0 0 40 45Каждый очередной сигнал, поступающий в регистры 5,10 на запись, поступает на соответствующий модулятор 5.11, с помощью которых производится к виду канальных сигналов Я (Т), имеющих место по входу устройства.Полученные таким. образом гипотетические сигналы Я (С) с выхода форми 3рователя 5 одновременно с входным сигналом У(Е) = И Б+ п, за 55 державиным в элементе 8 задержки, поступают .в блок 9 свертки, где осуществляется их свертка в целом на длине кодовой комбинации. Результатыи а в нижней "1". При поступлении надлине той же кодовой комбинации ещеодного сигнала стирания в счетчик 5.1записывается еще один сигнал Я, приэтом в очередном столбце ячеек памяти сдвигающих регистров 5.10 записываются в каждой из половинок строк,разбитых пополам, в верхней части"0", а в нижней "1". Таким образом,происходит каждый раз формированиеочередного столбца разрядов регистра с приходом сигналана длительности кодового слова до разрешенного числа стираний К, связанного сминимальным кодовым расстоянием Й)(иисоотношением К = Й- 1, определяюцсим размер матрицы гипотетическихпоследовательностей - пк 2КЯНа уровне двоичной последовательности это можно представить для одной из кодовых последовательностейциклического п,К)-кода с параметрами п = 7, К = 4, й,ч) = 3, исправляющая способность: 1,Пусть передавалась последовательность 1110100, тогда при отсутствиисигналов 0 в регистрах 5,10 записывается макс (Сес + Сп(с) Б (с) ас,8 (с)8(с) (сс (,со Сигналы максимальныхрезультатов свертки с выхода дополнительного блока 11 ключей поступают на вход счетчика 17 и далее через интегратор 14, элемент 15 памяти на формирователь 16, который формирует пороговые сигналы детектора 4 качества. Пороговые сигналы формируются с учетом изменения коэффициента передачи канала связи по энергетике, накапливаемой на длительности 1 кодовых слов к 1)ааКС (М а - (ЕС,ЙэДанное выражение можно записатьчерез значение уровня сигнала Ч г91 и ЧсЕэй. у.с 2 Отсюда 2 Ер Ч си1э Уровни порогов пороговых схем используемого детектора 4 качества являются частью значения Чс . Поэтому формирователь 16 вырабатывает два пороговых сигнала детектора 4 качества, равных: 1 1 и и - постоянные коэффийления, необходимые для обе нормальной работы порогодетектора 4 качества. Пред я, что значение величины 1 зующей интервал локальной ности канала связи, извест циенты д печения вых с полагает характер стациона С выхода второго решающего б 3 кодовые последовательности д элементов поступают в регис в кодер 18, где в результате вания преобразуются в комбина тов, Иодулятор 19 приво комбинации к виду канал л Ь ( Т), имеющих место по ва. С выхода модулятора игналы подаются на втор ход вычитателя 20, на первый влакалиной 2 пиро ю и и элеменкодовыесигналовустройстданные с рого подаются элементы вто ора. кодовой комбинации. Ра сигнал с выхода вычитателя умножитель 21, выполняющий ратора, поступает в интегр накапливается на длительно т о ы з к гд т носигнала и регенерировактеризующии работу13, поступогового элемента 23,одног го. Это вень п и уроторо-т сигнал, хармех в каналеющего блока на веньго реш вход п ного повтора энергия разнос входу19ойходогоност черольтор 22,порога данного элемента блока выставляется управляемым усилителем 24.Данный порог уточняется через интервалвремени и1э, характеризующий интервал локальйой стационарности канала связи путем определения среднего коэффициента передачи каналасвязи ц блоком 14 . Таким образом, 10уровень порога элемента 23 будет равен Чп = 111, где Ч - коэффициентусиления усилителя 24, пропорциональный корректирующей сг особности кода,Интервал интегрирования интегратора 22 формирует блок 7 формированиясигналов, который выдает два управляющих сигнала на управляющие входы интегратора 22. Первый сигнал, определяющий начало интегрирования, подается после первого повтора кодовойкомбинации, а второй - для считывания накопленной энергии после второго повтора. Таким образом устраняется возможность сравнения двух различ ных кодовых комбинаций.Если уровень сигнала с выхода интегратора будет превьппать уровень порога элемента 23, то формируется сигнал "Запрос", и происходит сброс информации в регистре 25. Если сигнална выходе порогового элемента 23 отсутствует, то происходит считываниеинформации на выход устройства с регистра 25. Синхронизацию работы устройства осуществляет синхронизатор 235Устройство позволяет обрабатыватьдвухкратные повторы передаваемой информации и оценивать результат работы декодирования.40 Изобретение повьппает достоверностьпринимаемой информации за счет умножения вероятности. ошибки при обработке сигналов более чем на порядок.Формула изобретен1. Устройство для приема сигналов, закодированных с избыточностью по авт.св. Р 1265827, о т л и ч .а ю щ е е с я тем, что, с целью повышения достоверности приема информации, в него введены блок фазовой автоподстройки частоты, формирователь сигналов, кодер, модулятор, вычитатель, умножитель, дополнительный интегратор, пороговый элемент, регистр, синхронизатор, входы блока Аазовой автоподстройки частоты и син хронизатора объединены с входом эле 1605275 12мента задержки, к выходу которого годключен первый вход вычитателя, выход которого подключен к первому и второму входу умножителя, выход которого подключен к первому входу дополнительного интегратора, выход которого подключен к первому входу порогового элемента,. выход блока Аазрвой автоподстройки частоты1 О подключен к управляющему входу первого решающего блока, четвертому входу формирователя гипотетических сигналов и первому входу модулятора выход последнего подключен к втоУ15 рому входу вычитателя, выход синхронизатора подключен к тактовым входам первого и второго решающего блока,регистра, детектора качества, кодера, формирователя гипотетических сигналов и блока управления, первый вход20 формирователя сигналов, объединенный с управляющим входом кодера, подключен к первому. выходу блока управления, четвертый выход которого подклю-.25 чен к первому входу регистра и второму входу формирователя сигнала, первый и второй выходы которого подключены соответственно к второму входу дополнительного интегратора и объединенным третьим входам интегратора и блока управления, регистр подключен между выходом второго решающего блока и первым выходом устрой- ства соответственно своим вторым входом и выходом, выход .второго решающего блока подключен к информационному входу кодера, выход которого подключен к второму входу модулятора, выход аналогового элемента памяти че 40 рез управляемый усилитель подключен к второму входу порогового элемента,выход которого, объединенный с третьим выходом блока управления,подключен к третьему входу регистра. 2. Устройство по п.1, о т л и ч а ю щ е е с я тем, что блок управления содержит синхронизатор, цифроаналоговый преобразователь, пороговые элементы, ключи и дешифратор маркера, выход синхронизатора соединен с первыми входами ключа и дешифратора маркера и является первым выходом блока управления, выход цифроаналогового преобразователя соединен с первыми входами первого и второго пороговых элементов, выход первого порогового элемента соединен с вторым входом ключа, выход которого является вторым выходом блока управления, выход второго порогового элемента с третьим выходом блока управления, вторые входы первого и второго пороговых элементов соединены соответственно с первой и второй шинами источника опорного напряжения блока управления, первый вход цифроаналогового преобразователя и первый вход элемента синхронизации являютсм соответственно первыми вторым входами блока управления, второй вход дешифратора маркера объединен с первым входом синхронизатора, третий вход дешифратора маркера, объединенный с вторыми входами синхронизатора и цифроаналогового преобразователя, является тактовым входом блока управления, третий вход цифроаналогового преобразователя является третьим вхо-. дом блока управления, выход дешифратора маркера является четвертым вы ходом блока управления.. 1605275 с.Р Составитель В.Струпоедактор Н.Лазаренко Техред Л.Сердюкова ектор Т.Палий одписное изводственно-издательский комбинат "Патент", г. Ужгород агарина, 01 Заказ 3456 Тираж 446ВНИИПИ Государственного комитета113035, Москва, Ж изобретениям и открытиям при ГКНТ СССР Раушская наб., д, 4/5