Устройство для цифровой фильтрации

ОПИСА Е ИЗОБ Т 2быть использовано в системах цифровойобработки сигналов. Цель изобретения - упрощение устройства. Поставленная цель достигается за счет того,что устройство содержит информационный вход, входной блок памяти, коммутатор, информационную шину, блокпостоянной памяти, Н триггеров (К -длина импульсной характеристики),элементы И, элементы НЕ, входные регистры, умножители, сумматоры, выходные регистры, накапливающий сум- .матор, выход постоянной составляющей,шину весовых коэффициентов, блок синхронизации, генератор тактовых импульсов, выходной блок памяти, блокзадержки, выход гармоник, вычислительные модули, коммутаторы, выходфильтрации. 5 ил,Р84,ЬТ)числи"дляованияожет альная схем ыполненияУстройств(фиг. 1.:и 2) содержитвход 1, входной блокй) памяти, (входной) ком- , нформационную шину 4, блок памяти, триггеры 6.хементы И 7., элементы ные регистры ,93.; умносумматоры 11.1., выход- ер 12 накапливающий сумыход постоянной составход 15 весовых коэффицц синхронизации, геиераых импульсов, выходной ативной) памяти, блоквыход 20, вычислительГОСУДАРСТ 8 ЕННЫЙ НОМИТЕТПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМПРИ ГКНТ СССР ВТОРСИОМУ СВИДЕТЕЛЬСТ(1) Житомирский филиал Киевскполитехнического института(56) Авторское свидетельство СР 1196894, кл. С 06 Р 15/332,Авторское свидетельство СССР 1348815, кл. С 06 Р 15/353(54) УСТРОЙСТВО ДЛЯ ЦИФРОВОЙ ФИЛРАЦИИ. тельной технике, предназначеновычисления дискретного преобраФурье и цифровой фильтрации и Изобретение относится к вычислительной технике, предназначено для вычисления дискретного преобразования Фурье и процедуры цифровой фильтрации, и может быть использовано в системах цифровой обработки сигналов.Целью изобретения является упрощение устройства за счет снижения аппаратурных затрат на форюрование весовых коэффициентов.На фиг.1 н 2 изображена структурная схема устройства для цифровой фильтрации; на фиг.3 - функциональная схема блоков (оперативной) памяти, пример выполнения; на фиг.4 - функциональная схема блока управления, пример выполнения; на фиг.5 - функциоиформационныи2 (оперативномутатор 3, и3 159634 ные модули 21.1, коммутаторы 22., входы 23 и 24 блока 16, выходы 25 -28 блока 16, вход 29 выбора режима устройства, выход 30 блока 16, выход 31 блока 16, выход 32 фильтрации.Устройство при вычислениИ ДПФ работает следующим образом.Устройство вычисляет следующее выражение: й Р(о) Ха(п)с н=о цф 17 уфуа (1) Г (2) с(4) и 1,731,7 юфаныю+3 1 1,7 д АЗ з Ь И а(п) Я, сО,Ю, (1) аО элементы исходного вектора а размерности Я; элементы выходного век" тора коэффициентов Фурье размерности Я; 20 весовые коэффициенты;ЮК ш - номер входной последовательности" п - размерность преобразования,заданная простым числом. Запишем выражение (1) в следующем виде; ЗОКеР (1 с) = ", а (и) Кем р, (2)где Ке - действительная часть комплексного числа;1 щ - мнимая часть комплексногочисла.Найдем результат суммарного Грос) вычисления действительных и мнимых составляющих спектра действительной последовательности, т.е. суммму (2)и (3) МР (К) - % а (и) И где Я = Ре 17 + 1 пЯ иЬВыражение (4) можно вычислять следующим образом:55 ,Р,Ос) а (о) + Р, Ос), 1 с 1,1-1;(5)Р,(1 с) = .Е а (и) И р (6) Основные вычислительные затраты приходятся на выражение (6).Записав его в матричном виде и выполнив соответствующие перестановки, получим при Я = 5: Г (3) 97 А Ъ 7 17 а(3)В выражении (8) выполнено п риведение индексов весовых коэффициентов по модулю 5. Циклическая структура . матрицы позволяет значительно снизить затраты на Формирование весовых коэф: Фициентов и вычисление. После вычисления выражений (5), (6) и (7) можно произвести разделение действительных и мнимых частей спектра действительного массива по Формулам; КеР Ос) ф 0 5 Р (1 с) + Р (Ь 7 сЦ ТшР Ос) = 05 ГГ,Ю - РР-Ю1 с = 1,(И) /2 (10)Рассмотрим на примере вычисления спектра действительного массива для Н = 5. Будем полагать, что информаци. во все регистры и триггеры записывается положительным перепадом синхросигнала. На вход 22 подается верхний логический уровень, который разрешает прохождение информации с входа входного коммутатора 3 и с входов коммутатора 22. (х = 1,И) . Для данного случая порядок следования весовых коэффициентов на входах умножителей согласно (8) следующий: 10. 1 10.2 10.3 10.4 10.55 1596347Продолжение таблицы Вх. умн. Такт 51015 ЩЪ 7 т 71 171уй уу7,7 Ю 1,7 фУ 1.+4 1+5 +6 +7 10. 1 10.2 10,3 10.4 10,5 Будем описывать работу устройства относительно инверсной синхронизации. Входные отсчеты поступают непрерывным потоком на вход 1 устройства с частотой тактового генератора 17. Блок 2 оперативной памяти производит переупорядочение последователь" ности входных отсчетов. Триггеры б,ь синхронизируются положительным перепадом прямого синхросигнала, все остальные узлы - положительным перепадом инверсного синхросигнала. С выхода генератора 17 тактовых импульсов поступает последовательность прямоугольных импульсов типа меандра. При описании работы информация в блоках устройства соответствует времени до прихода положительного фронта синхросигнала.Первый такт. На входе 1 устройства значение а"(О). На шине 4 - а(О), Триггеры 6 (1 = 1,5) обнулены. На информационном входе триггера 6. 1 единичное значение, которое через половину такта .записывается в триггер 6.1, на входе триггера 6. 1 устанавливается нулевое значение с выхода 26 блока 16. На шине 15 весовых коэФФициентов значение М , которое поступает с выхода блока 5 постоянной памяти. С выхода триггера 6.1 единичное значение разрешает поступление инверсного синхро" сигнала для записи а(0) в регистр 9. 1. С выхода 28 блока 16 поступает сигнал запрета на регистры 12.д.Второч такт. На входе 1 значение а+(1); на шине 4 - а(1). В середине такта единичное значение переписывается из триггера 61 в триггер 6,2. На входе триггера 6.1 нулевое значение. На входе 15 значение Ч, В регистре 9.1 записано значение а (О); на выходах сумматора 11.1 и умножителя 10.1 - значение а (О). В накапливающем сумматоре 13 значение а (О). 6Третий такт. На входе 1 - а (2)на шине 4 - а (2). В середине такта - единичное значение из триггера 6,2 записывается в триггер 6.3, что разрешает запись информации в регистр 9.3, на входе триггера 6,1 нулевое значение. В регистрах 9.1 и 9,2 находятся а(0) и а (1) соответственно. На выходах умножителей 10.1 и 10;2 значения а (О) и арф(О) + а (1) Усоответственно. На выходе регистра 12.1 значение а(0). В сумматоре 13 значение а(0) + арф(1).Четвертый такт. На входе 1 а+ (3). На шине 4 - а(4). В середине такта единичное значение из триггера 6.3 записывается в триггер6.4, что разрешают запись информа ции в регистр 9.4, на входе триггера 6.1 нулевое значение. На шине15 значение Ю. В регистрах 9.1,9.2 и 9,3 значения а (О), а (1),а(2) соответственно, На выходах 25 умножителей 10.1, 102, 10.3 значения а (0),а (1) Ы и а (2)У соответственно. На выходах сумматоров11.1, 11.2 и 11.3 значения а (О),а(0) + а (1) И, а(0) + а (1) М + 30 + а (2) И соответственно. На выходе регистров 12. 1 и 12.2 значенияа (О), а (О) + а (1) М соответственно. В накапливающем сумматоре 13значение а (О) + а (1) + а (2),Пятый такт. На входе 1 - а (4);и+ 1на шине 4 - а(3). В середине тактаединичное значение иэ триггера 6.4записывается в триггер 6.5 На входетриггера 61 появляется единичноеФ 40 значение. На шине 15 значение И, Врегистрах 9.д ( = 1.4) значенияа (О), а (1), а (2) и а(4) соответственно. На выходах умножителей10.1, 10.2, 10.3 и 10.4 значенияа (О), а (1) Ъ 7 ф,а (2) И 4 и аффф(4) У фсоответственно. На выходах сумматоров 11. ( = 1,4) значения аф(О),а (О) + аффф(1) У , а (О) + а (1) Ъ 7 +. Иестой такт аналогичен первому.Обработка (ш+1)-го массива произво-дится по описанному выше алгоритму.В накапливающем сумматоре 13 значение Р(0) = афф(0) + аф(О) + аф(2), + + а(4) + а (3), которое считывает:ся во внешнее устройство,тСедьмой такт аналогичен второму.Восьмой такт аналогичен третьему. С выхода регистра 12,5 значение Г (1) заносится в блок 18 памяти.Девятый такт аналогичен четвертому. В блок 18 памяти заносится значение Г(2) .Десятый такт. Значение Г(4) заносится в блок 18 памяти.ОмОдиннадцатый такт. Значение Г (3) заносится в блок 18 памяти.Двенадцатый такт. Все значения Г (х) ( = 1,4) занесены в блок 18 памяти.,15Тринадцатый такт.С выхода блока 18 считывается значение Г(1), которое поступает на вход блока 19 задержки.Четырнадцатый такт. С выхода блока 18 считывается значение Г(4), которое поступает на вход блока 19 задержки.Пятнадцатый такт. С выхода блока 18 считывается значение Г"ф(2), которое поступает на вход блока 19. 25Шестнадцатый такт. С выхода блока 18 считывается значение Г (3), которое поступает на вход блока 19. С выхода 20 снимаются значения КеГ (2) и 1 шГ(2), КеГ(2) и 1 шГ(1) снимаются с выхода 20 в четырнадцатом такте.Дальнейшая работа устройства продолжается по описанному выше алгоритму.При реализации процедуры цифровой фильтрации устройство вычисляет выходные отсчеты фильтра в соответствии с выражением й 140Х(с) = Е а(с) Ь(1 с-п), (11)Ьебгде Ь(п) - коэффициенты импульснойхарактеристики фильтра;а(п) - отсчеты входного сигнала,При работе в режиме цифровой филь трации на вход 29 поступает низкий уровень сигнала, который обеспечивает установку всех триггеров 6. в единичное состояние и передачу информации с входа коммутаторов 3 и 22, (1 = 1,И) . При установке в единичное состояние триггеров 6.1 обеспечивается запись информации в регистры 9,ь. с каждымтактом. На входы коммутаторов 22.х поступают значения55 коэффициентов импульсной характеристики согласно выражению (11). Отфильтрованные значения снимаются с выход 32 устройства. Формула изобретенияУстройство для цифровой фильтрации, содержащее генератор тактовых импульсов и И (М - длина импульсной характеристики) вычислительных модулей, причем информационный и тактовый выходы -го (х = 1,И) вычислительного модуля подключены соответственно к первому информационному и первому тактовому входам (+1)-го вычислительного модуля, выход генератора тактактовых импульсов подключен к первому тактовому входу первого и второму тактовому входу 1-го (1 = 1,И) вычислительного модуляпри этом 1-й вычислительный модуль содержит элемент НЕ, входной и выходной.регистры, сумматор и триггер, выход которого является тактовым выходом вычислительного модуля и подключен к первому входу элемента И, выход которого подключен к тактовому входу входного регистра, ныход сумматора подключен к информационному входу выходного регистра, выход которого является информационным выходом вычислительного модуля, первым тактовым выходом которого являются соединенные между собой тактовый вход триггера и вход элемента НЕ, выход которого подключен к второму входу элемента И и входу разрешения записи выходного регистра, тактовый вход которого и установочный вход триггера являются соответственно вторым и третьим тактовыми входами вычислительного модуля, первым и нторым информационными входами которого являются первый вход суммат ра и информационный вход входного регистра, о т л и ч а ю щ е е с я тем, что, с целью упрощения устройства, оно содержит блок задержки, блок постоянной памяти, входной и выходной блоки памяти, коммутатор, накапливающий сумматор и блок синхронизации, первый и второй тактовые выходы которого подключены соответственно к второму и третьему тактовым входам 1-го вычислительного модуля, вход выбора режима которого соединен с управляющим входом коммутатора, входом выбора режима блока синхронизации и является входом выбора режима устро 3 ства, информационным входом которого являются соединенные между собой первый информационный вход коммутатора и информационный вход входного блока памяти, выход которогоподключен к второму информационномувходу коммутатора, выход которогоподключен к второму информационномувходу-го вычислительного модуля и5информационному входу накапливающего сумматора, тактовый вход которого соединен с входами управления записью считыванием входного и выходного блоков памяти, тактовым входом 10блока синхронизации и подключен квыходу генератора тактовых импульсов,третий тактовый выход блока синхронизации подключен к установочному входу накапливающего сумматора, выходкоторого является выходом постояннойсоставляющей устройства, выходомгармоник которого является выход блока задержки, вход которого подключенк выходу выходного блока памяти,первый и второй адресные входы которого соединены соответственно с первым и вторым адресными входами входного блока памяти и подключены соответственно к первому и второму информационным выходам блока синхронизации,третий информационный выход которогоподключен к третьим адресным входамвходного и выходного блоков памятии адресному входу блока постояннойпамяти, выход которого подключен ктретьему информационному входу -говычислительного модуля, информационный выход Б-го вычислительного модуля подключен к информационному входувыходного блока памяти и являетсявыходом фильтрации устройства, приэтом 1-й вычислительный модуль содержит умножитель и коммутатор, выход, которого подключен к первомувходу умножителя, выход которогоподключен к второму входу сумматора,выход входного регистра подключен квторому входу умирителя, первый ин-.формационный вход умножителя является третьим информационным входомвычислительного модуля, входом выборарежима которого является управляющий вход коммутатора, второй информационный .вход которого является входом задания константы устройства.1596347 ЮО ставитель А.Барановхред Л.Олийнык орректор Н,корол Веселовская едакт 5 одписное Проиэводственно-.иэдательский комбинат "Патент", г, Ужгород, ул. Гагарина, 101 Эакаэ 2911ВНИИПИ Госуд венного комитета и 113035, Москва, Ж" иэобретени Раушская и открытиям при ГКНТб., д. 4/5