Устройство для управления обменом информацией процессора с памятью

158752 Блок синхронизации обращений состо-,ит.иэ триггера 3, генератора 4, распределителя 7, узлов 8 и 9 элементовИ, элементов И 10-13, элементов 16-18задержки,Первый (второй) блоки формированияадреса содержат счетчики 1(2), элементы И 37 (40) и элементы ИЛИ 34 (35),Блок дешифрации режима обращений 10образован триггерами 36, 48 и 49, элементами И 38 - 44, элементами ИЛИ 19и 45.На фиг. 1 показаны шины ЗАН захвата шин обмена (занятости устройства), 5,СХИ - синхронизации источника (запускобращения) и СХЗ - синхронизации задатчика (начало обмена).Устройство работает следующим образом. 20Сигнал "Пуск" устанавливает счетчики 1 2 и триггеры 48,. 49 в нулевоеположение. Триггер 3 может находитьсяв любоя.; положении, например в единичном. Сигнал "Пуск" устанавливает трнг"25гер 36 в единичное положение, приэтом открывается элемент И 43, сигналс выхода которого проходит через элемент ИЛИ 45 на выход сигналом ЗАН,указывая на начало обмена. Сигнал ЗАН 30запускает генератор 4, который вырабатывает импульсы синхронизации задатчика СХЗ для работы процессора иодновременно этот сигнал служит длясигнализации захвата общей шины обмена, Импульсы синхронизации СХИ, выра 35батываемые процессором, поступают навход устройства, на элементы И 10 и11. Информация, подлежащая записи, устанавливается на входах Д 1 элементов 4памяти, а запись производится парал лельно по всем входам, например, узлов 5 или 50 памяти, например байтами,и синхронизируется импульсами частоты СХИ.45Единичное положение триггера 3 соответствует режиму записи в узлы 5 и6 памяти, коммутируемые распределите"лем 46 через соответствующие элементыИ 20, 21 или 23, 24, и режиму считы, вания для узлов 50 и 51 памяти, коммутируемых распределителем 47,через .( соответствующий элемент И 28 для узлов 50 памяти и через элементы И 31для узлов 51 памяти. При этом считывание информации из узлов 50 или 51 памяти происходит по битам с помощьюраспределителя 7 и узла 9 элементов И,с.их помощью разворачивается обраще 5 4ние через элементы И 28, элементы ИЛИ 15 к узлу 50 и через элементы И 31 и элементы ИЛИ 33 к узлу 51 по СЕ входам. Таким образом, в режиме считывания информация из узлов памяти выбирается последовательно. Смена адреса производится с помощью соответствующего счетчика 1 или 2 через соответствукщий элемент ИЛИ 34 нли 35 по окончании импульса СХИ в шинах 7 в режиме записи, а в режиме считывания по импульсу в М-ом разряде, например восьмом, распределителя 7.В рвкиме записи, например в узел 5 памяти, импульсы частоты СХИ поступают на элемент 16 задержки и через открытый элемент И 10 на элемент 17 задержки и далее на открытые элементы И 20 и 21, при этом на входы записи-чтения узла 5 памяти сигнал СХИ приходит раньше, чем на вход СЕ, так как время срабатывания элемента 17 задержит меньменьше, чем время срабатывания элемента 16 задержки. Окончание импульсов СХИ по входам записи-чтения и выборки элементов памяти происходит одновременно, так как по окончании импульсов СХИ элемент 16 задержки отключается закрытием элемента И 12, а время срабатывания элемента 17 задержки равно времени срабатывания элемента И 12 и элемента И 21 в предложении равенства времени срабатывания отдельных элемен" тов И 20 и элементов ИЛИ 14. Окончанием процесса записи информации является исчезновение сигнала ЗАН, который прекращает свое существование в момент появления сигнала в последнем разряде счетчика 1 или 2 при наличии сигнала в последнем разряде распределителя 46 или 47, что свидетельствует об отсутствии свободной эоны для записи в блоках памяти.Распределители 46 и 4 в режиме за-,: писи информащи тактируются импульсами в последних разрядах счетчиков 1 или 2 соответственно, При исчезновении сигнала ЗАН генератор 4 прекращает выделять сигналы СЗХ но процесс считывания продолжается за счет поступления импульсов с другого выхода генератора 4 по вход распределителя 7. При выборе последней ячейки узла памяти по последнему адресу в счетчике 1 или 2 появляется сигнал, который переводит триггер 3 в противоположное положение и устанавливает триггеры5 15 о 75 48 и 49 в исходное положение, при этом устанавливается сигнал ЗАН запроса общей шины, а считывание производится из другого блока памяти.5Формула изобретения 1. Устройство для управления обменом информацией процессора с памятью, содержащее два блока формирования адреса, группы выходов которых являются группами входов адреса памяти и блок синхронизации обращений, состоящий из генератора импульсов, соединенного первым выходом с входом распределителя импульсов, группа выходов которого подключена к группам входов первого и второго узлов элементов И, входы которых соединены соответственно с еди ничным и нулевым выходами триггера режима, четырех элементов И и.трех элементов задержки, причем в блоке синхронизации обращений единичный и нулевой выходы триггера режима йодклю чены соответственно к первым входам первого и второго элементов И, выходы которых соединены с первыми входа-. ми третьего и четвертого элементов И, вторыми входами подключенных к выходу ЗО первого элемента задержки, выходы первого и второго элементов И соединены соответственно с входами второго и третьего элементов задержки, о т л и - ч а ю щ е е с я тем, что, с целью35 повьппения иншормационной емкости устройства, в него введены второй и третий распределители импульсов и блок дешифрации режима обращений, причем выходы второго и третьего элементов 4 О . задержки блока синхронизации обращений являются соответственно первым и вторым выходами записи-чтения памя ти устройства, выходы третьего и четвертого элементов И блока синхрониза ции обращений соединены соответственно с первым и вторым входами выборки памяти устройства и соединены с первыми входами первого и второго блоков ,формирования адреса, выходы старших 50 разрядов которых соединены соответственно с входами запуска второго и третьего распределителей импульсов и первым и вторым информационными входами блока дешифрации режима обращений, 1 первый выход которого является выходом устройства для синхронизации начала обмена процессора и соединен с входом запуска генератора импульсов бло 25ка синхронизации обращений, группы выходов второго и третьего 1 аспредеЛителей импульсов являются соответственно первой и второй группами стробирующих память выходов устройства и подключены к первому и. второму разрешаю.щим входам блока дешифрации режима обращений, первый и второй тактовые вхо" ды которого соединены соответственно с вторыми тактовыми входами. первого: и второго блока формирования адреса и нулевым и единичным выходами триггера режима блока синхронизаций обращений, счетным входом подключенного к второму выходу блока дешифрации ре,жима обращений, группы выходов первого и второго узлов элементов И блока синхронизации обращений являются соответственно первой и второй группами выходов выборки памяти устройства и: соединены с разрешающими входами первого и второго блоков формирования адреса и третьим и четвертым информационными входами блока дешифрации режима обращений, пятый и шестой информационные входы которого являются соответственно входом пуска и сброса.устройства, а второй выход подключен к установочным входам первогб и второ го блоков формирования адреса, второй выход генератора импульсов и вход первого элемента задержки, соединенный с вторыми входами первого и второго элементов И блока синхронизации обращений, являются соответственно выходом сигнала занятости устройства и входом сигнала запуска обращения устройства.2. Устройство по и. 1, о т л и ч а ю щ е е с я тем, что блок дешифрации режима обращений содержит три триггера, шесть элементов И два элемента ИЛИ, причем выходы первого и второго элементов И соединены соответственно с первым и вторым входами первого элемента ИЛИ, третий вход которого соединен с пятым информационным входом блока и установочным входом первого триггера, вход сброса которого является шестым информационным входом блока, первые и вторые входы первого и третего элементов И соединены соответственно с первым и третьим информационными входами блока, первые и вторые входы второго и четвертого элементов И соединены соответственно с вторым и четвертым информационныии входами блока, третьи входы первого и второго элементов И являются соответственно первым и вторыми разрешают. шими входами блока, четвертые входы первого и второго элементов И являются соответственно первым и вторым так 5 товыми входами блока и соединены с. первыми входами шестого и пятого эле" ментов И, вторые входы которых соединены с выходом первого триггера, а выходы - соответственно с первым и19 вторым входами второго элемента ИЛИ, выход которого является первым выходом блока, третьи входы пятого и шесФтого элементов И соединены соответствеино с выходами второго и третьего 15 триггеров, счетные входы которых сое-, динены соответственно с выходами третьего и четвертого элементов И, а установочные входы - с выходом первогоэлемента ИЛИ и вторым выходом блока,3. Устройство по п, 1, о т л и ч а"ю щ е е с я тем, что блок формирования адреса содержит счетчик адреса,элемент И, соединенный первым и вторым входами соответственно с разрешающим и вторым тактовым входами блока,и элемент ИЛИ, соединенный первым входом с первым тактовым входом блока,причем выход элемента И соединен свторым входом элемента ИЛИ, выход которого подключен к счетному входусчетчика адреса, вход сброса, группавыходов и выход старшего разряда которого являются соответственно установочным входом, группой выходов ивыходом блока, 537525Кучерявая актор С. Па Подписно аа 5 оизводственно-издательский комбинат "Патент", г. Ужгород, ул. Гагари Заказ 242 ВЯИИПИ Го сударственного комитета по изобр 113035, Москва, Ж, Рауш ениям и открытиям при Гкая наб., д. 4/5