Буферное запоминающее устройство

( 9) (31) 1)5 0 11 С 19/00 Н ЕЕ УСТ 22и В.М.Г ельство СССРС 19/00, 1984. ельство СССР 19/00, 1984,ГОСУДАРСТВЕННЫЙ КОМИТЕТПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИПРИ ГКНТ СССР ОПИСАНИЕ ИЗОБРК АВТОРСКОМУ СВИДЕТЕЛЬСТВУ(57) Изобретение касаетсустройств и может бытьпостроения подсистем ввображений (ЦИ), устройствобработки ЦИ, устройствкоординат элементов масс запоминающих спользовано для да цифровых изоредварительной преобразования ивов с матричной, организацией, Цель изобретения - повышение надежности и быстродействия буферного запоминающего устройства эа счет уменьшения емкости дополнительных блоков памяти и количества обращений к ним при переадресации элементов изображения. Устройство содержит блоки 1 - 3 памяти, счетчики 4 и 5 адреса, мультиплексо ры 6 и 7, сумматоры 8 и 9, блок 10 управления, регистры 11 и 12, .счетчики 13 и 14, мультиплексоры 15 и 16, Достижение цели обеспечивается использованием кусочно- линейной аппроксимации кривых геометрического преобразования изображений и Изобретение относится к вычислительной технике и может быть применено дляпостроения устройств ввода изображений вцифровом виде в системы обработки.Цель изобретения - повышение надежности и быстродействия БЗУ,На фиг, 1 показана структурная схемаустройства; на фиг. 2 - функциональная схема блОка управления режимом; на фиг, 3 -функциональная схема допалнительнагаблока памяти.Буферное запоминающее устройствосодержит основной блок 1 памяти (БОП),.первый 2 (БДП 1) и второй 3 (БДП 2) дополнительныее блоки памяти, счетчик 4 адреса записи (СчАзап), счетчик 5 адреса чтения(МХАу"), сумматор 8 адреса строки (Ау)сумматор 9 адреса столбца (Ах), блок 10 управления режимом, регистр 11 преобразованного адреса строки (РгАуп), регистр 12пРеабРазаваннага адРеса столбца (РгАхп),счетчик 13 элементов изображения с одинаковыми поправками по координате строки. (СчПу), счетчик 14 элементов изображенияс одинаковыми поправками по координате.столбца (СчПх, мультиплексор 15 преабраз)зуемых адреса строки (МХАу Р), мультиплекПсар 16 преобразуемых адреса столбца(ДВых), входы 27 адреса загрузки (Аззгр.),входы 28 данных загрузки (Дззгр.). Блок 10 рекуррентных формул для вычисления преобразованного адреса, когда составляющие текущего преобразованного адреса находятся путем сложения составляющих предыдущего преобразованного адреса с соответствующими поправками, которые постоянны для каждого линейного участка аппроксимирующей ломаной преобразования, Это позволяет уменьшить количество поправок до числа линейных участков ломаных преобразования, а обращение к дополнительным блокам памяти за поправками производится только при переходах с одного линейного участка на другой, 3 ил. содержит вход 29 конца цикла первого допалнительного блока памяти (КЦ ДП 1), вход 30 конца цикла второго дапалнительнага блока памяти (КЦ ДП 2), вход 31 конца цикла основного блока памяти (КЦ ОП),выход 32 режима основного блока памяти (ЗамЧт ОП) и выход 33 разрешения выбора первого дапалнительнага блока памяти (РВ ДП 1),выход 34 разрешения выбора второго дополнительного блока памяти (РВ ДП 2),выход 35 разрешения выбора основного блока памяти (РВ ОП), выход 36 режима дапалнительных блоков памяти (ЗамЧт ДП), выход 37 выбора мультиплексоров преобразуемого адреса (Выб,МХА Р), выход 38 записи регистров (Зап РгА"), выходы 39 и 40 мадификации счетчиков элементов изображения (+1 СчПУ, +1 СчПх), выходы 41 и 42 переносов счетчиков элементов изображения (Перенос 20 СчПу), и (Перенос СчПх)Блок 10 содержит триггер 43 разрешения преобразования при записи (ТРПЗ), триггер 44 разрешения преобразования при чтении (ТРПЧ), триггер 45 операции блоков 25 2 и 3 дополнительной памяти (ТОпДП), триггер 46 фиксации переноса счетчика 13 (ТП 1), триггер 47 фиксации переноса счетчика 14 (ТП 2), триггер 48 операции основного блока 1 памяти (ТОпОП), триггер 49 разре шения выбора первого дополнительногоблока 2 памяти (ТР В ДП 1), триггер 50 разрешения выбора второго дополнительного блока 3 памяти (ТРВ ДП 2), триггер 51 разрешения выбора основного блока 1 памяти(ТРВ ОП), с первого па четвертый элементы И-ИЛИ 52-55. с первого па треий элементы И 56-58.Блоки 2 и 3 содержат накопитель 59, регистр 60 и мультиплексор 61 адреса. вход 40 ной 62 и выходной 63 регистры данных, узел 64 синхронизации, включающий в себя ре510 30 40 50 гистр 65 сдвига, генератор 66 импульсов,элемент И-ИЛИ 67, с первого по третий.элементы И 68-70 и с первого по четвертыйэлементы НЕ 7.1-74. Поставленная цель достигается за счет уменьшения емкости дополнительных блоков памяти благодаря использованию кусочно-линейной аппроксимации кривых преобразования изображения и рекуррентных формул для вычисления преобразованного адреса.При вычислении текущего адреса по рекуррентной формуле он определяется как сумма предыдущего преобразованного адреса и поправки. Кусочно-линейная аппроксимация кривых преобразования позволяет при заданной точности аппроксимации выделить линейные участки, которые характеризуются постоянством поправок к преобразованным координатам (адресам) предыдущих элементов иэображения, При условии сохранения предыдущего преобразованного адреса и поправок нет необходимости обращения к дополнительным блокам памяти за очередными поправками. В этом случае обращение к дополнительным блокам. памяти за новыми поправками производится при переходах с одного линейного участка ломайой преобразования на другой.Использование двух регистров поедыдущего преобразованного адреса по каждой из координат позволяет избежать обращения к дополнительным блокам памяти до тех пор, пока элемент изображения находится на линейном участке аппроксимирующей ломаной. Два счетчика элементов позволяют определить моменты окончания линейных участков и необходимость обращения за очередной поправкой. Мультиплексоры преобразуемых адресов осуществляют выбор на входы сумматоров либо исходных адресов с мультиплексоров координат, либо предыдущего преобразованного адреса в зависимости от наличия режима преобразования при обращении к БЗУ, Функции этих элементов являются необходимыми для достижения поставленной цели,Устройство работает следующим образом,До сеанса работы производится установка в нуль регистра 65 сдвига блоков 2 и3, а затем осуществляется загрузка дополнительных блоков 2 и 3 памяти поправкамиу и х (по координатам столбцов и строк).Для этого на вход 22 ЗАГР подается сигнал,который устанавливает триггер 45 в состояние, соответствующее записи в блоки 2 и 3,При этом на выходе 36 ЗапЧтДП появится сигнал, соответствующий операции записи. Адрес ячейки дополнительных блоков 2 и 3 памяти подается на входы 27 Азагр, а данные - на входы 28 Дзагр вместе с сигналом на входе 23 Заявка ЗАГР. Совпадение сигналов с выхода триггера 45 и Заявки ЗАГР на входах элементов И-ИЛИ 52 и 54 обеспечивает установку триггеров 49 ТРВ ДП 1 и 50 ТРВ ДП 2 в состояние разрешения выбора первого 2 и второго 3 дополнительных блоков памяти, В результате на выходах 33 РВ ДП 1 и 34 РВ ДП 2 появляются сигналы, обеспечивающие выбор блоков 2 и 3. Эти сигналы через элемент И-ИЛИ 67 поступают на вход синхронизации регистра 65, так как после установки в нуль регистра 65 на выходе элемента НЕ 71 присутствует единичный сигнал. Регистр 65 сдвига находится в режиме записи, так как при отсутствии сигнала на выходе 33(34) и первом выходе регистра 65 на выходе элемента И 70 присутствует единичный сигнал. В результате в регистр 65 записывается единица в первый разряд, после чего регистр 65 единичным сигналом с первого своего выхода переводится в режим сдвига, Одновременно этот же сигнал запись;вает данные с входов 28 в регистр 62 и адрес с входов 27 в регистр 60, так как при отсутствии сигнала на выходе 37 в режиме загрузки устройства выбираются входы 27 адреса загрузки, Появление единичного сигнала на первом выходе регистра 65 приводит к пропаданию единичного сигнала на выходе элемента И 70 и появлению единичного сигнала на выходе элемента НЕ 74, который помимо установления режима сдвига регистра 65 разрешает поступление импульсов генератора 66 через элемент И-ИЛИ 67 на вход синхронизации регистра 65, Эти импульсы сдвигают единицу из перваго разряда в старшие. Пропадание единичного сигнала на первом выходе регистра 65 не приводит к установлению режима записи, так квк для этого необходимо еще отсутствие сигнала на выходе 33(34). По. окончании записи слова сигналы на входе 29 КЦ ДП 1 и входе 30 КЦ ДП 2 с выходов блоков 2 и 3 сбрасывают триггеры 49 и 50,Указанная последовательность сигналов подается и формируется до тех пор, пока не закончится загрузка блоков 2 и 3. После загрузки устройство переводится в рабочее состояние, дпя чего производится установка режима работы и исходного состояния блока 10 управления режимом. Устанавливаемый режим работы зависит от комбинации сигналов на входах 19, 20 и 21, а сигналом на входе 24 НУ триггеры 46 и 47 устанавливаются в состояние, соответству 1571679щее наличию переносов счетчиков 13 и 4.Режим записи с преобразованием и чтеия без преобразования.Для установки этого режима на входы 19 и 21.подаются единичные сигналы, а на вход 20 - нулевой. При этом триггер 43 ТРПЗ ,устанавливается в единичное состояние, триггер 44 ТРПЧ - в нулевое, а триггер 45 ТОЛДП сбрасывается сигналом на входе 21 Зап.реж., тем самым устанавливается опе-рация чтения для блоков 2 и 3 дополнитель-НОЙ памяти,ПерваЯ заявка ЗАП, посгупившая на , Вход 17, устанавливает триггер 48 ТОРОП всостояние, соответствующее записи в ос, новной блок 1 памяти, и, пройдя через пер вый 52 и третий 54 элементы И-ИЛИ,оустанавливает триггеры 49 ТРВ ДП 1 и 50ТРВ ДП 2 в состояния, соответствующие вы-бору блоков 2 и 3. Сигнал на выходе 32 , обеспечивает выбор счетчика 4 Азп мульти, плексорами 6 МХАх и 7 МХАу, В результатев выходные регистры 63 блоков 2 и 3 из , ячеек, определяемых координатами Ах и Ау", заносятся коды поправок координатам столбцов и строк и кодь 1 количества злемен- тОВ изображ 8 ния на первых лин 8 йных участках ломаной преобразования, которые затем заносятся в счетчики 13 и 14 по сигналам конца циклов Обращения на Входах 29 КЦДП 1 и 30 КЦДП 2, также сбрасываю- . щим триггеры 49 и 50 и устанавливающим через второй элемент И-ИЛИ 53) триггер 5", ТРВ ОП. На выходе четвертого элемента И-ИЛИ 55 появляется сигнал 37 Выб,МХА Р,и обеспечивающий выбор мультиплексорами ,15 и 16 выходов регистров 11 Рг Ау" и 12 Рг А-",В результате на выходах сумматоров 8 и 9 появляются значения преобразованных координат Ахи Ау, образующих адрес записи данных на входах 25 в основной блок 1 памяти. В конце цикла обращения к блоку 1 сигналом на шине КЦ ОП сбрасывается триггер 51 ТРИ ОП и одновременно этот сигнал проходит через второй элемент И 57., формируя сигнал 38 Зап Рг А", котооый записывает в регистры 11 и 12 коды с Выходов сумматоров 8 и 9 соответсгвенно, Так как триггеры 46 и 47 сбрасываются сигналами на входах 29 и 30, то сигнал на выходе 38 проходит через первый 56 и третий 58 элементы И на выходы 39 и 40, модифицируя счетчики 13 и 14.При записи следующего элемента изображения обращение к дополнительным блокам 2 и 3 памяти блокируются, так как триггеры 46 и 47 сброшены, В этом случае заявка ЗАП на шине 17 проходит герез пятую группу входов второго элемента И-ИЛИ52, гак как триггер 43 ГРП 3 щ:тановлен в единицу, а триГГеры 46 и 47 - В .,чь, и устанавливаеттриГГер 51 ТРВ ОП в единицу,разрешая тем самым обращение к основному блоку 1 памяти. Адр 8 с Ячейки памЯти блока 1 формируется сумматорами 8 и 9 из слагаемых, хранящихся в регистрах 11 и 12 и р 8 Гистрэх ДОполнитальных блоков 2 и 3 памяти, Сигналом на Входе 31 триггер 51 ТРВ ОП сбрасывается и одновременно фор 10 мируются сиГналы модификации счетчикоВ 13 и 14 на шинах 39 и 40. По окончании линейного участка на одной из ломаных преобразования соответствующий триггер 46 или 47 фиксации переноса устанавливается в единицу, разрешая установку в единицу одного из триггеров 49 или 50, тем самым производится обращение к одному из блокОВ 2 или 3 при наличии сигнала на шин 8 17,При чтении данных из блока 1 В этом режиме мультиплексоры 6 и 7 выбирают выходы счетчика 5 адреса чтения, мультиплексары 15 и 16 подключают к Входам сумматоров 8 и 9 вместо выходов регистров 25 11 и 12 выходы мультиплексоров 6 и 7, т,е, выходы счетчика 5 адреса чтения. Сигнал с входа 18 проходит через входы второй групсброс которого осуществляется в конце цикла обращения к блоку 1 сигналом на входе 31КЦ ОП,Режим записи без преобразования и чтения с преобразованием. Для установки этоо режима на входе 19 ЗАП с Пр подается нулевой сигнал, а наВходах 20 и 21 - единичные. При записи 40 данных в блок 1 сигнал на входе 17 Заявка ЗАП сразу же устанавливает в единицу триггер 51 ТРВ ОП, так как на входах первой группы входов второго элемента И-ИЛИ 53 совпадают единичные сигналы Заявка ЗАп и с нулевого выхода триггера 43 ТРПЗ, при этом обращение к дополнительным блокам 2 и 3 памяти блокируется нулевым сигналом с первого выхода триггера 43 ТРПЗ. На выходе 32 выб. МХА появляется еиничный сигнал, а на выходе 37 Выб. МХА- нуле(л вой,При такой комбинации сигналов мультиплексоры 6 и 7, 15 и 16 выбираот Выходы счетчика 4 Азп, Код адреса записи суммируется с нулевыми кодами с выходов блоков 2 и 3, так как нулевой сигнал на выходе 37 блокирует выдачу содержимого выходных регистров блоков 2 и 3, т.е, на адресных Входах оснозного блока 1 памяти присутствует код адреса записи с выходов счетчика 4,пы второго элемента И-ИЛИ 53, так кактригИ гер 44 ТРПЧ установлен в нуль, и устанавливает триггер 51 ТРВ ОП в единицу, 1050 55 При чтении сигнал с входа 18 Заявка ЧТ при первом обращении эа данными к блоку 1 проходит через первый 52 и третий 54 элементы И-ИЛИ, так как триггеры 46 и 47 установлены в единичное состояние сигналом с входа 24 НУ, и триггер 49 ТРВ ДП 1, а также триггер 50 ТР В ДП 2 устанавливастся в единичное состояние, разрешая чтение поправок из блоков 2 и 3. На выходе 37 Выб, МХА Р е исовпадения единичных сигналов с первого выхода триггера 44 ТРПЧ и с второго выхода триггера 48 ТОпОП, Содержимое регистров 11 и 12 при первом чтении - нулевое) суммируется с поправками с выходов блоков 2 и 3 на сумматорах 8 и 9. Сигналами на шинах 29 КЦ ДП 1 и 30 КЦ ДП 2 триггеры 49 и 50 сбрасываются, а триггер 51 ТРВ ОП через второй элемент И-ИЛИ 53 устанавливается в единицу, разрешая обращение к блоку 1. Одновременно в счетчики 13 и 14 записываютсяя значения количества элементов изображения на текущих линейных участках ломаной преобразования, а триггеры 46 и 47 сбрасываются, При последующих обращениях к устройству за данными чтение поправок блокируется и используется старое содержимое выходных регистров блоков 2 и 3 до тех пор, пока не появится хотя бы один из сигналов на шинах 41 и 42. Содержимое счетчиков 13 и 14 каждый раз модифицируется по сигналу на шине 31 КЦ ОП, который, проходя через второй элемент И 57 обеспечивает запись преобразованного адреса чтения в регистры 11 и 12, формируя сигнал на шине 38 Зап Рг А", а этот сигнал в свою очередь проходит через элементы И 56 и 58, формируя сигналы на выходах 39 и 40.В режиме записи без преобразования, устанавливаемого при нулевых сигналах на входах 19 и 20 и единичном на входе 21, запись производится аналогично записи в режиме без преобразования и чтения с преобразованием, чтение - аналогично чтению в режиме записи с преобразованием и чтения без преобразования,Формула изобретения Буферное запоминающее устройство, содержащее основной блок памяти, информационные входы и выходы которого являются соответственно входами и выходами данных устройства,.счетчик адреса записи и счетчик адреса чтения, счетные входы которых являются входами соответственна требования записи и требования чтения устройства и подключены соответственно к входу сигнала записи и входу сигнала чтения блока управления режимом, мультиплексор адреса столбца и мультиплексор 5 10 15 20 25 30 35 40 адреса строки, первый и второй дополнительные блоки памяти, сумматор адреса строки и сумматоо адреса столбца. первые информационные входы которых подключены к первым информационным выходам соответственно первого и второго дополнительных блоков памяти, первые адресные входы и информационные входы которых объединены и являются соответственно входами адреса загрузки входами данных загрузки устройства, вторые адресные входы первого и второго дополнительных блоков памяти подключены к выходам соответственно мультиплексора адреса столбца и мультиплексора адреса строки, управляющие входы которых подключены к входу задания режима основного блока памяти и к соответствующему выходу блока управления режимом, входы задания режима первого и второго дополнительных блоков памяти объединены и подключены к соответствующему выходу блока управления режимом, первые информационные входы мультиплексора адреса столбца и мультиплексора адреса строки подключены к первым выходам соответственно счетчика адреса записи и счетчика адреса чтения, вторые выходы которых подключены к вторым информационным входам соответственно мультиплексора адреса строки и мультиплексора адреса столбца, выход конца цикла основного блока памяти, вход разрешения выбора основного блока памяти подключены с соответствующим входу и выходу блока управления режимом, вход начальной установки, вход заявки загрузки, вход режима загрузки, вход режима записи, вход режима чтения с преобразованием и вход режима записи с преобразованием блока управления режимом являются одноименными входами устройства, выходы сумматора адреса строки и сумматора адреса столбца подключены к первому и второму адресным входам основного блока памяти,о т л и ч а ю щ е е с я тем, чта, с целью повышения надежности и быстродействия, оно содержит первый и второй регистры, первый и второй счетчики, первый и второймультиплексоры преобразуемых адресов,управляющие входы которых подключены к входам выдачи данных первого и второгодополнительных блоков памяти и к соответствующему выходу блока управления режимом, первые информационные входыпервого и второго мультиплексоров преобразуемых адресов подключены к выходамсоответственно первого и второгорегистров, входы записи которых объединены и подключены к соответствующему выходублоха управления режимом, информацион 1571679ные входы первого и второго регистров подключены к выходам соответственно сумматора адреса строки и сумматора адреса столбца, вторые входы которых подключены к выходам соответственно первого и второго мультиплексоров преобразуемых адр 6- сов, вторые информационные входы которых подключены к выходам соответственно мультиплексора адреса строки и мультиплексора адреса столбца, информационные Входы первого и второго счетчиков подключены к вторым выходам соответственно первого и второго дополнительных блоков памяти, выходы конца циклов и вхо ды разрешения выбора которых являютсясоответствующими входами и выходами блока управления режимом, счетные Входы и выходы переноса первого и второго счет- чикОВ яВляются соответствующими Выхода ми и Входами блока управления режимом.15716 г 9 о/У) юг/14 г.З ко Редактор М,Петрова орректор А.Обручар СССР оизводственно-издательский комбинат "Патент". г. Ужгород, ул,Гагарина, 101 Заказ 1517ВНИИП дарстве 113035 Составитель С.Шуст ехред М.Моргентал Тираж 487 Подписноеого комитета по изобретениям и открытиям при ГКН сква, Ж, Раущская наб 4/5