Устройство для управления динамической памятью

ОЮЗ СОВЕТСКИ ОЦИАЛИСТИЧЕСНРЕСПУБЛИН . 191 111 А 5114 С С/ ПИСАНИЕ ИЗОБРЕТЕН са,ервый з ся к Вычислит быть испольервого сдвигателя; а второго сдвигатесхема блока подсин рете тех тно и тел вых запомимического тив полупроводн устройствах д зованающих держит ксор 2, гистр 4 арбитр атор 8, первый ель 11,еиндан- повьппение быста Цель родейст На ф нальнаяами схе то- Зь 3 неготов 4. 1 и записи на Фиг. 1 16 с инфор фиг. 3 на фиг ра", на фиг. бфиг. 7 сх фиг - с хема дешифратора; н ГОСУДАРСТВЕННЫЙ НОМИТЕТПО ИЗОБРЕТЕНИЯМ И ОТНРЫТИЯМПРИ Гкнт СССР(71) Киевский завод электронных вычислительных и управляощих машин - головное предприятие Киевского прои водственного объединения "Электронмаш" им. В.И. Ленина(56) Полупроводниковые запоминающие устройства и их применение / Под. ред. А.Ю. Гордонова. 1.: Радио и связь, 1981, с. 135, рис. 3.24,Авторское свидетельство СССР Р 1256096, кл. С 11 С 11/00, 1985.(54) УСТРОЙСТВО ДЛЯ УПРАВЛЕНИЯ ДИНА ИИЧЕСКОЙ ПАМЯТЬЮ(5) Изобретение относится к вычис.лительной технике и может быть испредставлена Функциоустройства для управеской памятью; на а мультиплексоров; на а первого генератора; хема второго генерато - схема арбитра; на а преобразователя; на пользовано в полупроводниковых запоминающих устройствах динамическоготипа. Целью изобретения является повышение быстродействия устройства.Устройство содержит регистр адремультиплексор, регистр данных, ии второй генераторы, первый и второйсдвигатели, преобразователь, дешифратор, блок подсинхронизации, арбитр.Цель изобретения достигается болееполным использованием для выполненияциклов регенерации пауз между циклами обращения к памяти за счет подсинхронизации за.росов на регенерациюсигналам, вырабатываемым при выполнении цикла обращения. При этом, если такая подсинхронизация имеет место, .цикл регенерации всегда начинается сразу вслед за циклом обращения,т,е, в паузе между циклами обращения. 10 ил. фиг. 8 - схема пна фиг, 9 - схемля; на Фиг. 10 -хронизации.Устройство (фиг. 1) со гистр 1 адреса, мультипле формационные выходы 3, ре ных, первый генератор 5, блок 7 управления, дешифр блок 9 подсинхронизации, гатель 10, второй сдвигат рой генератор 12, вьГход ности, входы обращения 1 14.2, адресные входы 15, также показан блок памят мационными входами 17, 3 15011Мультиплексор 2 (фиг. 2) содержитформирователи сигналов 18-23.Первый генератор 5 (фиг, 3) содержит инверторы 24 и 25, конденсаторы26 и 27, резонатор 28, резистор 29.Второй генератор 12 (фиг. 4) содержит триггер шмитта 30, инвертор31, конденсатор 32, регистр 33,Арбитр 6 (фиг. 5) содержит элементы И-НЕ 34-37, НЕ 38, 39, И-ИЗИ 40.Преобразователь (фиг. 6) содержитэлементы И 41, НЕ 42, ИЛИ 43 И-НЕ44, НЕ 45-47.ДешиФратор 8 (фиг. 7) содержит 15дешифратор 48, Формирователи сигналов 49 и 50.Первый сдвигатель 10 (фиг, 8) содержит регистры 51 и 52.Блок 9 подсинхронизации (Фиг. 10) 20содержит элементы И-НЕ 53 и 54, НЕ55 и 56, триггеры 57 и 58.Блок 16 памяти содержит динамические элементы памяти, требующие выполнения периодической регенерации. Поэтому устройство имеет следующие режимы работы: обмен и регенерация.В режиме обмена внешний сигнал"Обращение" поступает на вход 14.1и далее на первый сдвигатель 10, который выполняет синхронизацию этогосигнала. После этого сигнал синхронного признака обращения с регистра51 поступает на вход арбитра 6. Арбитр б.определяет режим работы и выдает сигналы: "Режим обмена" (с элемента 40), "Запуск первого сдвигателя" (с элемента 37), "Занято"(с элемента 36), после чего сдвигатель 10 вырабатывает временную диаграмму работы устройства, а преобразователь 7,вырабатывает управля-,ющие сигналы "Строб адреса столбца"(на элементе 43) и "Выбор посылкиадреса" (на элементе 44), поступающие на мультиплексор 2, "Код операции" (на элементе 42), поступающий ма блок 16 памяти и "Ответ"(на элементе 41), поступающий на выход 3,50Адрес поступает с входов 15 в регистр 1, а затем на мультиплексор 2.Дешифратор 8 выдает "Строб адресастроки" на выбранные микросхемы памяти.Иультиплексор 2 выдает две посылки адреса и Строб адреса столбца"в блок 16 памяти. 56 4В зависимости от состояния входа14.2 "Запись" устройства выполняетзапись или чтение.В режиме регенерации устройствоработает следующим образом.Второй генератор 12 вырабатываеткороткие отрицательные импульсы счастотой регенерации и выдает их вблок 9 подсинхронизации. Элемент 54формирует положительный фронт поотрицательному сигналу нЗанято" наэлементе 36, затем триггер 58 выдаетсигнал "Запрос регенерации" (низкийуровень) на второй сдвигатель 111 итриггер 57 блока 9. Триггер 57 устанавливается в "0 и предотвращает повторную выдачу запроса на регенерацию с приходом очередного сигнала"Занято". В конце импульса с генератора 12 триггер 57 устанавливается в "1" по "8"-входу, возвращаясь таким образом в исходное состояние.В случае длительного отсутствия обращения к памяти, на выходе 36высокий уровень, элемент 54 формирует положительный Фронт после оконча-ния импульса с генератора 12, затем триггер 58 выдает "Запрос регенерации" на второй сдвигатель, а триггер 57 устанавливается в "1" по "Я"-входу, подготавливая тем самым прием 1 чочередного сигнала с генератора 12.Нулевой триггер сдвигателя 11 выпол-.няет синхронизацию запроса регенерации. Затем арбитр 6 выполняет арбитраж залросов и выдает сигнал "Режим регенерации" на сдвигатель 11,который формирует временную диаграмму цикла регенерации и дает сигнал "Сброс" на триггер 58Преобразователь выдает сигнал "Выбор посылки"о р (с элемента 44) в мультиплексор 2.Дешифратор 8 выдает стробы адреса строки с элемента 50 в блок 16 памяти.Мультиплексор 2 выдает строб адреса столбца (с элемента 20) в блок 16 памяти. Таким образом, предлагаемое устройство позволяет уменьшить вероятность асинхронного появления запросарегенерации по отношению к сигналамобращения за счет подсинхронизации,что сокращает связанные с этим потери времени и обеспечивает большую прозрачность устройства для обращений со стороны интерфейса,,15011 Формула изобретения 30 Устройство для управления динамической памятью, содержащее мультиплексор, выходы которого являются5 адресными выходами устройства, регистр данных, информационные входы и выходы которого являются соответственно информационными входами и 10 выходами устройства, преобразователь, первый генератор, арбитр, дешифратор, о т л и ч а ю щ е е с я тем, что, с целью повышения быстродействия устройства, в него введены 15 второй генератор, блок подсинхрониэации, первый и второй сдвигатели, регистр адреса, причем первый выход второго сдвигателя .соединен с первым входом арбитра, второй выход 20 второго сдвигателя подключен к старшим разрядам информационных входов первой группы мультиплексора, младшие разряды информационных входов первой и второй групп которого со единены с выходами первой группы регистра адреса, информационные входы которого являются адресными входами устройства, а выходы второй группы подключены к информационным входам первой группы дешифратора, информационные входы второй группы которого соединены с вторым входом арбитра и с третьим выходом второго сдвигателя, четвертый и пятый выходы кото 35 рого подключены соответственно к первому входу блока подсинхронизации и к третьему входу арбитра, входы с четвертого по восьмой которого соединены соответственно с вторым, 40 третьим, четвертым, пятым и седьмым выходами первого сдвигателя, пятый,56 6шестой и седьмой выходы которого подключены соответственно к первому, второму и третьему входам преобразователя, первый и второй выходы которого являются соответственно выходами неготовности и записи устройства, третий выход преобразователя соединен со старшими разрядами информационных входов второй группы мультиплексора, управляющий вход которого подключен к четвертому выходу преобразователя, четвертый и пятый входы которого соединены соответственно с первйм выходом арбитра и первым выходом первого сдвигателя, первый и третий информационные входы которого подключены соответственно к первому и второму выходам арбитра, третий выход которого соединен с установочным входом первого сдвигателя, синхровход которого подключен к выходу первого генератора и к синхро 1 входу второго сдвигателя, первый и второй информационные входы которого соединены соответственно с выходом блока подсинхрониэации и с четвертым выходом арбитра, первый выход которого подключен к второму входу блока подсинхронизации и к входу выборки дешифратора, выходы которого являются выходами выборки устройства, седьмой выход первого сдвигателя соединен с синхровходом регистра данных, третий вход блока подсинхрониэации подключен к выходу второго генератора, шестой вход преобразователя является входом записи устройства, второй информационный вход первого сдвигателя соединен с синхровходом регистра адреса и является входом обращения устройства.